《表1 译码电路真值表：多电平编码数字音频传输系统的设计与实现》
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（3） 译码模块。译码电路采用门电路译码，属于典型的组合逻辑设计过程。设计过程描述如下:比较器的4个输出端分别为S1、S2、S3、S4，译码的bit为B和A（CD4051的9和10脚），通过列B、A关于S1、S2、S3、S4的真值表（如表1），列出A、B的表达式为:
| 图表编号 | XD0076393700 严禁用于非法目的 |
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| 绘制时间 | 2019.08.01 |
| 作者 | 李兆玺、黄红艳、黄国勇、高威、孙立悦、陈黎 |
| 绘制单位 | 吉林大学通信工程学院、石家庄邮电职业技术学院电信工程系、吉林大学通信工程学院、吉林大学通信工程学院、吉林大学通信工程学院、吉林大学实验与设备管理处室 |
| 更多格式 | 高清、无水印（增值服务） |
