《表1 表决器真值表：基于抗辐照技术的DDS电路设计与实现》

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《基于抗辐照技术的DDS电路设计与实现》

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普通寄存器分为前后两级电路，当CLK为“0”时，前级电路导通。数据D被锁存，此时后级电路关断。当CLK为“1”时，后级电路导通，数据D从前级进入后级电路并从Q端输出。此电路有一弊端，如果节点node发生信号翻转，在下一信号传入之前，Q端输出始终是翻转后的信号[9]，并非正确值。而带自纠错功能的寄存器在后一级的锁存电路中加入了一个表决器，表决器的输出是在三中选二。它与其他两路寄存器一起，具有纠正错误的功能，其真值表如表1。