《表1 DDC各级滤波器参数》

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《基于FPGA的磁共振接收机数字下变频设计》

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利用Verilog搭建图1所示的RDDC系统，顶层模块如图5所示，其中config＿CS为系统配置使能信号，config＿WR为写有效，config＿clk为配置时钟，上升沿有效。DDC各参数配置模块被映射到不同地址段，当配置使能时，通过config＿LA地址译码选择需要进行配置的部分，通过config＿LD与config＿WR进行参数读写操作，其中滤波器系数可利用MAT-LAB的滤波器设计工具进行设计。以针对100kHz带宽信号的参数设计为例，各级滤波器设置5kHz的信号保护带宽，允许过渡带内存在信号混叠。取2.2倍信号有效带宽作为下变频后采样率，可得到理想抽取率为454。按照表1设置各级滤波器结构及抽取率，所实现DDC系统实际抽取率为432，下变频后采样率约为231kHz。抽取后信号的折叠频率为115.5kHz。由信号抽取特性可知，当存在频率大于131kHz的噪声时，会混叠到100kHz的信号有效带宽内，造成信号失真。故在末级DFIR滤波器设计时，需要对频率大于131kHz以上的噪声有足够的抑制。