《Table 2 Hardware cost decomposition表2硬件代价分解》

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《基于FPGA的并行多发可编程解析器》

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为了有效验证可编程解析器的功能和性能，本文基于功能可扩展的可编程网络平台iRouter[10]，设计并实现了可编程解析器原型系统。iRouter采用Intel双核Atom CPU和Altera大容量Arria V GT系列FPGA，FPGA集成大容量高速SRAM，提供1路RJ 45管理串口，2个万兆和8个千兆以太网口、USB 2.0接口，32GB板载电子硬盘用于存储操作系统。iRouter设备中FPGA与CPU通过PCIE 2.0总线连接，运行环境为Quartus 13.0。测试仪构造报文通过iRouter设备的万兆网口进入FPGA解析器的硬件逻辑，生成报文头向量，供后续模块使用。本文给出了基于平台的资源使用情况，频率为200MHz，各个部分逻辑占用情况如表2所示。从表2可以看出，改进后的可编程解析器在BRAM的使用上节约了资源，为实现并行解析增加的逻辑代价较低。