《表1 不同插值器的计算复杂度》

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《基于多项式插值的分数延时滤波器的FPGA实现》

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本文的FDF硬件组成划分为2个子模块:变速率参数计算模块和小数延时模块。图4就是本文的FPGA硬件设计整体框图。对于图4中的小数倍延迟子模块，本文在基于分段二次插值farrow结构的基础上加入了并行设计的思想进行了改进，减小了输出延时，如图5所示。并进行了计算复杂度的对比如表1所示。