《表1 RS(255,239）融合译码器实现结果》

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《新型串行融合Reed-Solomon码译码器设计》

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本文提出的新型串行融合译码器在RS(255，239）、η=3、β=2的条件下实现了Verilog HDL建模，并在SMIC 0.13μm CMOS工艺下采用Design Compiler工具实现了逻辑综合。考虑到同时具有纠正随机错误与单段突发错误的能力，表1给出了流水线结构融合译码器及所提串行架构融合译码器的综合结果对比（综合工具及工艺保持一致）。