《表4 片上可配置SRAM读出延时》

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《一种用于FPGA的片上可配置SRAM设计》

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图10中的仿真结果显示，先写入9 Bit数据，然后对相同的地址读出4 Bit数据，分别读出2个4 Bit。其中9 Bit数据的最高位无法读出。仿真结果显示，读出的2个4 Bit数据即为9 Bit数据中的低8 Bit数据。直通模式读访问，在SMIC 150 nm工艺下，输出片上负载500 f F读出数据的延时如表4所示。