《表2 不同WS优值仿真结果》

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《一种具有Buffer层的分离栅VDMOS研究》

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图7为不同LB下优值随Buffer层浓度NB变化的仿真结果，其中WS=0.3μm，其余器件参数与表1一致。由图可见，优值先增大至峰值，随后单调降低。曲线上升部分器件耐压增加的幅度大于比导通电阻，使优值增大。曲线下降部分器件耐压趋于稳定而比导通电阻继续增大，导致FOM迅速降低。使用式（4）计算的NB进行仿真，所得器件优值与曲线峰值十分接近，如图7中五角星所示。为验证不同硅层宽度下式（4）的准确性，表2给出了不同WS下仿真最高点和式（4）所得NB对应仿真点的优值，可见所有对比组的误差均小于1.5%，且WS越小误差越小，表明式（4）可以作为设计小元胞宽度BL-SGT VDMOS的一个简单指导。