《表1 计时模块各引脚功能定义》

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《基于FPGA的反射式光幕测速系统》

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计时模块中各引脚定义如表1所示。由仿真波形可知，start1由低电平变为高电平时候，延迟一个时钟周期，到下个时钟周期的上升沿时，LED_Start变为低电平，计数器开始计数，直到遇到end1的上升沿，start1变为低电平，LED_End出现下降沿，计数器停止计数。T_out输出为周期100 ns、高电平为20 ns的周期信号，这样是为了便于后续的时标选择和数码显示。