《CMOS高级微处理器HD64180/Z64180用户手册》求取 ⇩

第一章 HD 64180综述3

1.1 框图3

1.1.1 框图4

1.2 CPU结构5

1.3 I/O资源6

第二章 HD 64180的硬件配置7

2.1 信号说明7

2.2 CPU总线时序13

2.2.1 取操作码时序13

2.2.3 存贮器读/写时序(无等待状态)14

2.2.2 取操作码时序(有等待状态)14

2.2.4 存贮器读/写时序(有等待状态)15

2.2.5 I/O读写时序15

2.2.6 LD(IX+d),g指令时序16

2.2.8 总线交换时序(1)17

2.2.7 RESET(复位)时序17

2.2.9 总线交换时序(2)18

2.3.1 WIAT？(等待)时序19

2.3 等待状态发生器19

2.4 暂停、休眠和低功耗操作方式21

2.4.1 HALT(暂停)时序22

2.4.2 SLEEP(休眠)时序23

2.5 内部I/O寄存器24

2.5.1 芯片内I/O地址再定位24

2.6 存贮器管理单元(MMU)27

2.6.2 逻辑存贮器一物理存贮器映象实例27

2.6.1 逻辑地址划分实例27

2.6.4 I/O地址转换28

2.6.3 MMU框图28

2.6.6 逻辑地址空间结构(实例)29

2.6.5 逻辑存贮器结构29

2.6.7 物理地址的生成30

2.6.8 实例131

2.6.9 实例232

2.6.10 实例332

2.6.11 实例433

2.6.12 实例534

2.7.1 中断源35

2.7 中断35

2.7.2(a) TRAP(陷阱)时序-第二个操作码为无定义38

2.7.2(b) RTAP(陷阱)时序-第三个操作码为无定义39

2.7.4 NMI时序40

2.7.3 NMI操作顺序40

2.7.5 INT0方式0时序(RST指令在数据总线上)41

2.7.7 INT0方式1时序42

2.7.6 INT0方式1中断操作顺序42

2.7.9 INT0方式2时序43

2.7.8 INT0方式2矢量的获得43

2.7.10 INT1、INT2和内部中断矢量的获得44

2.7.11 INT1、INT2和内部中断时序45

2.8.1 刷新时序48

2.8 动态RAM刷新控制48

2.9 DMA控制器(DMAC)51

2.9.1 DMAC框图53

2.9.2 周期窍取方式的DMA时序58

2.9.4 CPU操作和DMA操作(编程选定DREQ0信号为跳变有效59

2.9.3 CPU操作和DMA操作(选定DREQ0信号为电平有效)59

2.9.5 TEND0输出时序60

2.9.6 DMAC中断请求电路图63

2.9.7 NMI和DMA操作64

2.10 异步串行能讯接口(ASCI)65

2.10.1 ASCI框图65

2.10.2(b) RTS0时序74

2.10.2(a) DCD0时序74

2.10.3 ASCI中断请求电路图75

2.10.4 ASCI时钟框图75

2.11 同步串行I/O口(CSI/O)76

2.11.1 CSI/O框图76

2.11.2 CSI/O中断请求电路图78

2.11.5 接收时序-内部时钟80

2.11.3 发送时序-内部时钟80

2.11.4 发送时序-外部时钟80

2.11.6 接收时序-外部时钟81

2.12.1 PRT框图82

2.12 可编程定时器(PRT)82

2.12.2 PRT操作时序84

2.12.3 PRT输出时序85

2.12.4 PRT中断请求电路图85

2.13 6800型总线接口87

2.13.1 E时钟时序(在读/写周期和中断响应周期期间)87

2.13.2 E时钟时序(在总线释放方式、SLEEP方式和SYSTEM STOP方式中)88

2.14.1 外部时钟接口89

2.14.2 晶振接口89

2.14.3 关于振荡电路的电路板设计注意事项89

2.14 芯片内时钟发生器89

2.14.4 电路板设计实例90

2.15 杂项91

2.16.1 在TOUT上的尖峰噪声92

2.16.2 电阻和电容的连接92

2.16.3 限流电阻的连接92

2.16 操作注意事项92

2.16.4 LIP的保持时间93

2.16.5 电路实例93

2.16.6 LIR与LIR′的时序93

2.16.7 tAD和tAS的时序94

2.16.8 DRAM的tAS时序95

2.16.9 准SRAM的tAS时序95

2.16.10 检查流程图96

2.16.11 刚RESET后的tAS措施97

2.16.12 用延长ME而确保合适的tAS措施97

2.16.13 从总线释放方式重新占用总线时的tAD措施97

2.16.14 错误操作98

2.16.15(a) 第一种正确操作98

2.16.15(b) 第二种正确操作98

2.16.15(c) 第三种正确操作99

2.16.16 时序99

2.16.17 解决问题的电路实例和时序99

2.16.18 第二个操作码为无定义操作码时的操作时序101

2.16.19 第三个操作码为无定义操作码时的操作时序102

2.17 HD64180R0和HD64180R1之间的差别104

2.17.1 HD64180R1的FP-80封装引脚图105

2.17.2 HD64180R1的CP-68封装引脚图105

2.17.3 R1型的HALT输出107

2.17.4 RO型的HALT输出107

2.18 R型和Z型的差别108

2.18.1 在LIPE=0，对LIRTE写入0的时序109

2.18.2(a) 当IOC=1时，I/O读周期时序109

2.18.2(b) 当IOC=1时，I/O写周期时序110

2.18.2(c) 当IOC=0时，I/O读周期时序110

2.18.2(d) 当IOC=0时，I/O写周期时序110

2.18.3 Z型RETI指令的操作时序111

3.1 指令系统114

第三章 HD 64180的软件配置114

3.2.1 CPU寄存器127

3.2 CPU寄存器127

3.3 寻址方式130

第四章 HD 64180的电气特性133

附录143

A. 指令系统143

B. 按字母顺序排列的指令摘要189

C. 操作码图199

D. 在每一个机器周期中总线和控制信号的状况203

E-1. 每种操作方式的请求响应222

E-2. 请求的优先权223

E-3. 操作方式的过渡224

F-1. 状态信号226

F-2. RESET和低功耗操作方式时各引脚状态227

G. 内部I/O寄存器228