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PENTIUM?处理器1

第一部分 Pentium?处理器(510\60，567\66)5

第一章 Pentium?处理器(510\60，567\66)引脚排列5

1.1 引脚排列和引脚说明5

1.1.1 Pentium?(奔腾-TM)处理器(510\60，567\66)引脚排列5

1.2 设计须知10

1.3 引脚快速参考表10

1.4 引脚参照表17

1.5 按功能的引脚分组19

1.6 按被驱动的时间对输出引脚分组20

第二章 微处理器体系结构综述21

第三章 器件的操作24

3.1 流水线及指令流24

3.1.1 Pentium?处理器流水线说明及改进25

3.1.2 指令配对规则27

3.2 分支预测28

3.3 写缓冲器和存贮器的排序28

3.3.1 外部事件的同步29

3.3.2 串行化操作29

3.4 外部中断31

3.5 型号专用寄存器31

3.6.1 浮点流水线的各个阶段32

3.6 浮点部件32

3.6.2 发出指令33

3.6.3 安全指令的识别33

3.6.4 旁路34

3.6.5 按数值条件码分支34

3.7 在片高速缓存35

3.7.1 高速缓存的组织35

3.7.2 高速缓存结构36

3.7.3 高速缓存的操作方式37

3.7.4 页面可高速缓存性38

3.7.7 数据高速缓存一致性协议(MESI协议)40

3.7.6 高速缓存清洗40

3.7.5 查询周期40

第四章 微处理器的初始化和配置45

4.1 上电规范45

4.2 测试及配置特性(BIST、FRC、三态测试方式)45

4.2.1 内置自测试46

4.2.2 三态测试方式46

4.2.3 功能冗余检查46

4.3 用RESET、INIT和BIST进行初始化47

4.3.1 复位后的中断识别49

4.3.2 RESET期间/RESET之后的引脚状态49

5.1 引脚详述51

第五章 硬件接口51

5.1.1 A20M-#52

5.1.2 A31—A352

5.1.3 ADS-#54

5.1.4 AHOLD55

5.1.5 AP56

5.1.6 APCHK-#57

5.1.7 BE7- #—BE0-#58

5.1.9 BP[ 3:2]，PM/BP[l:0]60

5.1.10 BRDY-#61

5.1.11 BREQ62

5.1.12 BT3—BT063

5.1.13 BUSCHK-#64

5.1.14 CACHE-#64

5.1.15 CLK65

5.1.16 D/C-#66

5.1.17 D63—D067

5.1.20 EWBE-#70

5.1.21 FERR-#71

5.1.23 FRCMC-#73

5.1.24 HIT-#74

5.1.26 HLDA75

5.1.27 HOLD76

5.1.28 IBT77

5.1.29 IERR-#78

5.1.31 INIT79

5.1.31 INIT79

5.1.32 INTR80

5.1.33 INV81

5.1.34 IU82

5.1.35 IV82

5.1.36 KEN83

5.1.37 LOCK84

5.1.38 M/IO-#85

5.1.39 NA-#86

5.1.40 NMI87

5.1.41 PCD87

5.1.42 PCHK-#88

5.1.43 PEN-#89

5.1.44 PM/BP[1:0]90

5.1.45 PRDY91

5.1.46 PWT91

5.1.47 R/S-#92

5.1.48 RESET93

5.1.49 SCYC94

5.1.51 SNIACT-#95

5.1.50 SMI-#95

5.1.52 TCK96

5.1.53 TDI97

5.1.54 TDO98

5.1.55 TMS98

5.1.56 TRST-#99

5.1.57 W/R-#100

5.1.58 WB/WT-#100

第六章 总线功能说明102

6.1 物理存贮器和I/O接口102

6.2 数据传送机制103

6.2.1 与8、16、32和64位存贮器的接口105

6.3 总线周期109

6.3.1 单次传送周期110

6.3.2 猝发周期111

6.3.3 锁定的操作115

6.3.4 BOFF-#117

6.3.5 总线保持121

6.3.6 中断确认122

6.3.7 清洗(Flush)操作123

6.3.8 专用总线周期123

6.3.9 对总线出错的支持124

6.3.10 流水线化周期125

6.4 高速缓存一致性周期(询问周期)127

6.4.1 对于撤销AHOLD的一些限制130

6.4.2 询问周期的速率132

6.4.3 内部窥探133

6.4.4 窥探的责任133

6.5 Intel 486微处理器和Pentium处理器之间的总线差异134

6.6 总线状态定义137

6.6.1 状态转换138

6.6.2 停顿时钟的时序图140

7.2 去耦建议142

7.3 连接规范142

第七章 电气规范142

7.1 电源和接地142

7.4 最大额定值143

7.5 直流规范143

7.6 交流规范144

7.7 对处理过冲/负过冲的指导155

第八章 I/O缓冲器模型156

8.1 输入二极管模型158

第九章 机械规范172

第十章 热性能规范175

11.1 内置的自测试(BIST)177

第十一章 可测试性177

11.2 三态测试方式178

11.3 IEEE 1149.1测试访问端口和边界扫描机制178

11.3.1 Pentium处理器的测试访问端口(TAP)178

11.3.2 边界扫描185

第十二章 出错检测189

12.1 内部出错检测189

12.2 Pentium处理器接口上的出错检测190

12.2.1 地址奇偶性190

12.2.2 数据奇偶性191

12.2.3 机器检查异常192

12.2.4 总线错193

12.2.5 功能冗余检查194

第十三章 执行过程的跟踪195

13.1 测试寄存器12196

第十四章 Pentium?处理器(510\60、567\100)的电源管理197

14.1 系统管理中断的处理197

14.1.1 系统管理中断(SMI-#)198

14.1.2 SMI激活(SMIACT-#)199

14.2 SMM——系统设计方面的考虑200

14.2.1 SMRAM接口200

14.2.2 高速缓存清洗201

14.2.3 A20M-#引脚202

14.2.4 SMM和二级写缓冲器204

15.1 在系统中设计一个调试端口205

第十五章 调试205

15.1.1 调试连接器说明206

15.1.2 信号说明206

15.1.3 信号质量说明206

15.1.4 实现的例子207

第十六章 用于Pentium?处理器(510\60、567\66)系统的Future Pentium?OverDrive?处理器插座规范209

16.1 概述209

16.1.1 升级的目标209

16.1.2 Intel验证计划210

16.1.3 与Pentium?处理器(510\60、567\66)功能上的差异210

16.3 插座4的引脚排列211

16.2 Future Pentium?OverDrive?处理器插座211

16.4 电气规范212

16.4.1 升级组件的绝对最大额定值212

16.4.2 直流规范214

16.4.3 交流规范215

16.5 机械规范215

16.6 热特性规范217

16.7 可测试性218

16.7.1 边界扫描218

16.8 INTEL验证计划219

第十七章 Pentium?处理器(735\90、815\100)引脚排列220

17.1 引脚排列和交叉参照表220

第二部分 Pentium?处理器(735\90、815\100)220

17.2 设计须知225

17.3 快速引脚参考表225

17.4 引脚参照表234

第十八章 微处理器体系结构概述239

18.1 处理器目标240

18.2 Pentium?处理器(735\90、815\100)与Pentium?处理器(510\60，567\66)的区别241

18.2.1 引脚排列和封装241

18.2.2 CPUTYP引脚242

18.2.3 高达100MHz的内核频率242

18.2.4 分速总线242

18.2.7 支持双处理器243

18.2.5 3.3V和5V的电源供电243

18.2.6 较低的功耗243

18.2.8 本地APIC中断控制器244

18.2.9 电源管理特性244

18.2.10 断点引脚244

18.2.11 Hi-Z TAP指令244

18.1.12 总线周期245

18.2.13 HOLD等待时间245

18.2.14 中断优先级245

18.3 双处理与单处理的区别摘要245

18.3.2 周期流水线246

18.3.1 锁定的周期序列246

18.3.3 BOFF-#引起的周期排序247

18.3.4 高速缓存行组状态247

18.3.5 背对背周期247

18.3.6 地址奇偶校验247

18.3.7 同步FLUSHˉ#和RESET248

18.3.8 PCHKˉ#置起248

18.3.9 清洗周期248

18.3.10 浮点出错处理248

18.4 双处理器方式概述249

18.4.2 新引脚/引脚修改250

18.4.1 双处理术语250

18.4.3 双处理概述251

第十九章 器件操作256

19.1 特性和区别256

19.1.1 分速总线256

19.1.2 可选择的缓冲器尺寸258

19.1.3 电源管理：I/O指令重启动259

19.1.4 电源管理：停止时钟(Stop Clock)和自动停工掉电(AutoHalt Powerdown)259

19.1.5 APIC中断控制器259

19.1.6 中断优先级260

19.1.7 CPUID指令260

19.1.8 总线周期和等待时间的区别261

19.1.9 断点信号262

19.1.10 新的TAP指令:Hi-Z262

19.2 APIC中断控制器263

19.2.1 APIC配置方式264

19.2.2 装入APIC ID266

19.2.3 响应HOLD267

第二十章 微处理器初始化和配置268

20.1 用对称的双处理配置来管理和设计268

20.1.1 双处理器自举协议268

20.1.2 双处理器仲裁270

20.1.3 第二处理器高速缓存的一致性273

20.2 对称双处理器的设计280

20.2.1 双处理器总线接口280

20.2.2 双处理器电源管理284

20.2.3 其他双处理器方面的考虑285

20.2.4 第二处理器引脚功能287

第二十一章 硬件接口292

21.1 详细的引脚说明292

21.1.1 A20M-#292

21.1.2 ADS-#293

21.1.3 ADSC-#294

21.1.4 APCHK-#294

21.1.5 APICEN295

21.1.6 BE4-#-BE0-#296

21.1.7 BF297

21.1.8 BP3-BP0298

21.1.9 BRDYC-#299

21.1.10 CACHE-#299

21.1.11 CPUTYP300

21.1.12 D/C-#301

21.1.13 D/P-#301

21.1.14 DPEN-#302

21.1.15 FERR-#303

21.1.16 FLUSH-#303

21.1.18 HITM-#304

21.1.17 HIT-#304

21.1.19 HLDA305

21.1.21 INTR306

21.1.22 LINTI-LINT0307

21.1.23 LOCK-#308

21.1.24 M/IO-#308

21.1.25 NMI309

21.1.26 PBGNT-#310

21.1.27 PBREQ311

21.1.28 PCHK-#311

21.1.29 PHIT-#312

21.1.30 PHITM-#313

21.1.31 PICCLK314

21.1.32 PICD1-PICD0315

21.1.33 RESET315

21.1.34 SCYC316

21.1.35 SMIACT-#316

21.1.36 STPCLK-#317

21.1.37 V_cc318

21.1.38 W/R-#319

第二十二章 总线功能说明320

23.1.1 3.3V电源供电321

23.1 Pentium处理器(735\90、815\100)与Pentium处理器(510\60、567\66)之间电气特性上的差异321

第二十三章 电气规范321

23.1.2 3.3V的输入和输出322

23.1.3 3.3V缓冲器模型“322

23.2 绝对最大额定值323

23.3 直流规范323

23.4 交流规范325

23.4.1 专用总线325

23.4.2 电源和地326

23.4.3 去耦方面的建议326

23.4.4 连接规范327

23.4.5 交流定时表327

第二十四章 I/O缓冲器模型346

24.1 缓冲器模型的参数349

24.2 信号质量规范351

24.2.1 振铃351

24.2.2 稳定时间352

第二十五章 机械规范354

第二十六章 热特性规范356

26.1 温度值的测量356

26.1.1 热等式和数据357

第二十七章 可测试性359

27.1 3.3V时的边界扫描考虑359

27.2 边界扫描链359

第二十八章 出错检测361

第二十九章 执行过程的跟踪362

29.1 执行过程跟踪的变化362

第三十章 电源管理364

30.1 Pentium处理器(735\90、815\100)与Pentium处理器(510\60、567\66)电源管理上的差异364

30.2 通过APIC的系统管理中断364

30.3 I/O指令重启动365

30.3.1 I/O指令重启动时的SMI-#同步365

30.4 SMM的双处理器问题365

30.4.1 SMI-#递送366

30.5.1 时钟的产生367

30.5 时钟控制367

30.4.3 高速缓存清洗367

30.4.2 SMIACT-#367

30.5.2 时钟的停止368

30.5.3 “Stop Grant(准许停止)”总线周期369

30.5.4 “准许停止”期间的引脚状态370

第三十一章 Pentium?处理器(735\90、815\100)的调试375

31.1 概述375

31.2 两级支持375

31.2.1 等级1调试端口(L1)375

31.2.2 等级2调试端口(L2)376

31.3 调试端口连接器说明376

31.4 信号说明377

31.6.1 例子1：单个CPU，系统不使用边界扫描379

31.5 信号质量说明379

31.6 实现的例子379

31.6.2 例子2：单个CPU，系统使用边界扫描380

31.6.4 例子4：双CPU，系统使用边界扫描382

31.7 实现的细节383

31.7.1 信号布线说明383

31.7.2 专用适配器的说明384

第三十二章 用于Pentium?处理器(735\90，815\100)的Future Pentium?OverDrive?处理器插座规范390

32.1 概述390

32.1.1 升级目标390

32.2.1 引脚图391

32.1.2 Intel验证计划391

32.2 Future Pentium OverDrive处理器(插座5)引脚排列391

32.2.2 插座5引脚快速参照表393

32.3 系统设计方面的考虑397

32.3.1 CPU类型引脚定义397

32.3.2 热故障保护398

32.3.3 对单插座系统的考虑399

32.4 对双插座系统的考虑400

32.4.1 双插座的电源考虑400

32.5.1 V-cc5引脚定义402

32.5.2 升级器件的绝对最大额定值402

32.5 电气规范402

32.5.3 直流规范403

32.6 机械规范404

32.7 热特性规范405

32.7.1 热特性的有关信息405

32.7.2 升级处理器的冷却要求406

32.8 带插座5时的可升级性409

32.8.1 简述409

32.8.2 插座5的供应商409

32.8.3 Intel验证计划409

附录A 补充资料411