《奔腾系列用户手册 第2卷 82496/82497超高速缓存控制器与82491/82492超高速缓存SRAM数据手册》求取 ⇩

第一部分 82496高速缓存控制器和82491高速缓存SRAM5

第一章 引脚排列5

1.1 引脚图5

1.1.1 Pentium?(奔腾_TM)处理器引脚排列5

1.1.2 82496高速缓存控制器引脚排列8

1.1.3 82491高速缓存SRAM存贮器引脚排列10

1.2 引脚交叉参照表11

1.2.1 Pentium处理器11

1.2.2 82496高速缓存控制器13

1.2.3 82491高速缓存SRAM16

1.3 引脚简要说明17

第二章 高速缓存体系结构概述53

2.1 主要特性53

2.2 CPU／高速缓存核心说明54

2.2.1 82496高速缓存控制器54

2.2.2 82491高速缓存SRAM55

2.2.3 存贮器总线控制器55

2.3 配置56

2.3.2 窥探方式57

2.3.1 物理高速缓存57

2.3.3 存贮器总线方式58

2.4 Pentium处理器总线接口59

2.5 82496高速缓存控制器/82491高速缓存SRAM优化接口60

2.6 存贮器总线接口60

2.6.1 窥探逻辑60

2.6.2 周期控制逻辑60

2.7 测试61

3.2 回写高速缓存设计62

3.1 通写高速缓存设计62

3.3 82496高速缓存控制器的高速缓存一致性协议63

3.4 MESI高速缓存一致性协议模型63

3.5 基本MESI状态转换64

3.5.1 由CPU总线操作引起的MESI状态改变64

3.5.2 由存贮器总线主设备引起的MESI状态改变67

3.6 带特殊属性周期后的MESI状态改变68

3.6.1 可高速缓存属性：PCD/MKENˉ#68

3.6.2 通写协议：PWT、MWB/WTˉ#69

3.6.3 只读访问：MROˉ#69

3.7 状态转换70

3.6.5“直接至已修改”属性：DRCTMˉ#70

3.6.4 被锁定的访问：LOCKˉ#70

3.7.1 CPU总线信号71

3.7.2 存贮器总线信号71

3.7.3 由状态转换引起的标记状态和周期72

3.7.4 MESI状态表(82496高速缓存控制器状态改变)73

3.8 主高速缓存与二级高速缓存的一致性77

3.8.1 蕴含(INClusion)77

3.8.2 询问和反向无效化周期77

3.8.3 写一次策略78

3.8.4 MESI状态表(Pentium处理器高速缓存套片状态改变)79

第四章 高速缓存初始化和配置84

4.1 RESET期间的配置信号采样85

4.1.1 套片方式所需的初始化85

4.2 物理高速缓存87

4.2.1 存贮器总线宽度87

4.2.2 行组比率87

4.2.3 标志RAM尺寸88

4.2.4 标记RAM结构88

4.2.7 可配置的地址连接89

4.2.6 高速缓存尺寸89

4.2.5 每区段行组数(L/S)89

4.2.8 82491高速缓存SRAM总线配置90

4.2.9 82491高速缓存SRAM奇偶校验配置91

4.2.10 CPU至82491高速缓存SRAM地址配置92

4.2.11 总线驱动器缓冲器选择92

4.3 高速缓存方式93

4.3.1 存贮器总线方式93

4.3.2 窥探方式94

4.3.3 强/弱写排序95

5.1.1 周期控制96

第五章 硬件接口96

5.1 存贮器控制器的考虑96

5.1.2 窥探105

5.1.3 地址的完整性114

5.1.4 数据控制115

5.1.5 存贮器总线方式选择116

5.1.6 82491高速缓存SRAM智能双口高速缓存存贮器117

5.1.7 信号的同步120

5.3.9 大容量高速缓存/较大行组尺寸的处理121

5.1.8 热复位121

5.1.10 82496高速缓存控制器保证的信号关系122

5.1.11 82496高速缓存控制器周期进程要求122

5.1.12 82496高速缓存控制器输入信号识别需要123

5.1.13 82496高速缓存控制器和82491高速缓存SRAM的CRDYˉ#需要123

5.1.14 82496高速缓存控制器周期属性采样需要124

5.1.15 Pentium处理器. 82496高速缓存控制器和82491高速缓存SRAM的BRDYˉ#需124

5.1.16 82496高速缓存控制器周期进程信号的采样需要125

5.1.17 82491高速缓存3RAM数据控制信号需要125

5.2 Pentium处理器高速缓存套片引脚详述126

5.3.18 信号量(强的写次序)一致性126

5.2.1 信号／类别交叉参照127

5.2.2 Pentium处理器高速缓存套片引脚详细介绍129

第六章 存贮量总线功能说明244

6.1 读操作周期244

6.1.1 读周期244

6.2.2 读不命中周期246

6.1.3 不可高速缓存的读不命中周期250

6.2 写周期251

6.2.2 无分配的写不命中或写命中［S］状态周期252

6.2.1 写命中［E］或［M］状态周期252

6.2.3 带分配周期的写不命中254

6.3 锁定的读一修改一写周期255

6.4 窥探命中［M］状态——同步窥探方式257

6.5 I/O周期259

第七章 电气规范261

7.1 电源和地261

7.2 退耦方面的建议261

7.3 连接规范261

7.5 直流规范262

7.4 最大额定值262

7.6.1 优化接口264

7.6.2 外部接口278

7.7 过冲/下冲指南303

第八章 I/O缓冲器模型305

8.1 优化的接口缓冲器306

8.2 外部接口缓冲器308

8.3 输入二极管模型310

第九章 机械特性规范323

第十章 热参数规范327

11.1 内置自测试(BIST)329

第十一章 可测试性329

11.2 边界扫描330

11.2.1 边界扫描体系结构331

11.2.2 测试数据寄存器331

11.2.3 指令寄存器333

11.2.4 测试访问端口(TAP)控制器335

11.2.5 边界扫描寄存器单元337

11.3 82491高速缓存SRAM的测试340

11.2.6 边界扫描描述语言(BSDL)340

11.2.7 边界扫描信号描述340

第二部分 82497高速缓存控制器和82492高速缓存SRAM341

第十二章 引脚排列341

12.1 82497高速缓存控制器引脚排列341

12.2 82492高速缓存SRAM引脚排列343

13.1.3 电气规范和热规范的差异345

13.1.1 BT［3∶0］和MBT［3∶0］345

13.1.2 JTAG扫描链345

13.1 功能上的差异345

第十三章 产品综述及其操作345

13.2 套片接口346

13.2.1 接口综述346

13.2.2 套片的缓冲器类型347

第十四章 电气规范349

14.1 绝对最大额定值349

14.2 直流规范350

14.3.1 优化接口352

14.3 交流规范352

14.3.2 外部接口363

第十五章 I／O缓冲器模型379

15.1 优化接口缓冲器参数379

15.2 外部接口缓冲器参数383

第十六章 机械规范386

第十七章 可测试性387

17.1 82497高速缓存控制器JTAG扫描链388

17.1.1 Pentium处理器(73\90、815\100)JTAG扫描链388

第十八章 热特性规范389

附录A 补充信息390