《开关理论与逻辑设计》求取 ⇩

目录1

第一章数学基础1

1.1 集合论1

1.1.1集合的概念1

1.1.2子集合与幂集合5

1.1.3并集与交集7

1.1.4划分11

1.1.5全集与补集11

1.1.6用文氏图表征集合12

1.2关系15

1.2.1序偶15

1.2.2笛卡儿乘积15

1.2.3关系的概念16

1.2.4等价关系19

1.3偏序关系22

1.3.1偏序关系的概念22

1.3.2线性有序集合23

1.3.3最小元素和最大元素23

1.3.5上界与下界25

1.3.4覆盖25

1.3.6偏序集的图形表征26

1.3.7格的基本概念28

1.4图论29

1.4.1图的数学概念30

1.4.2关联、入度和出度33

1.4.3图的连通性35

1.4.4树40

1.4.5有向图和矩阵42

1.5.1 函数的概念43

1.5函数43

1.5.2函数的类型46

1.6布尔代数49

1.6.1亨廷顿公理50

1.6.2布尔代数的基本定理53

1.6.3集代数与布尔代数60

1.6.4布尔函数与布尔表示式的基本概念61

1.6.5布尔函数的标准形式65

1.6.6补函数与函数的对偶73

1.6.7布尔代数在开关电路中的应用74

1.6.8布尔函数的立体图形表征75

习题80

参考文献84

第二章组合网络的设计基础85

2.1组合网络的分析与综合86

2.1.1组合网络的分析86

2.1.2组合网络的综合88

2.1.3组合函数的最小化概述94

2.2本原蕴含的确定101

2.2.1奎恩－麦克拉斯基法101

2.2.2卡诺图和用卡诺图确定本原蕴含106

2.3本原蕴含最小覆盖的选择113

2.3.1选择本原蕴含最小覆盖的基本规则114

2.3.2循环本原蕴含覆盖表的最小覆盖116

2.3.3用皮特里克法求本原蕴含最小覆盖120

2.3.4用卡诺图求本原蕴含最小覆盖121

2.3.5二级“或与”组合网络的最小化125

2.4多输出二级组合网络132

2.4.1多输出本原蕴含的确定136

2.4.2多输出本原蕴含最小覆盖的选择143

2.5 用“与非”门及“或非”门实现最简化的二级组合网络156

习题159

参考文献161

第三章组合网络理论选题162

3.1 多级组合网络162

3.2组合函数的分解170

3.2.1简单的不相交分解172

3.2.2复杂的不相交分解184

3.2.3相交分解194

3.3特殊组合函数197

3.3.1对称函数198

3.3.2混合单调函数208

3.3.3阈函数210

3.4逻辑的完全性217

习题227

参考文献232

第四章同步时序网络234

4.1时序机234

4.2时序电路242

4.2.1存储元件242

4.2.2延迟和时钟249

4.3综合时序网络的概述253

4.3.1建立状态表254

4.3.2时序网络的实现259

4.4状态表的简化（最小化）271

4.4.1状态相容集合的确定275

4.4.2选择相容集合的最小集合283

4.5状态分配的一般问题302

4.6不使用状态表的时序网络设计方法320

4.7时序网络的分析325

4.8有限状态机的局限性328

习题330

参考文献336

5.1时序机的实验338

第五章时序网络选题338

5.1.1区别时序339

5.1.2导引时序340

5.1.3时序机的识别（比较实验）343

5.2特殊时序机346

5.2.1信息无损耗时序机346

5.2.2线性时序网络356

5.3正则表示式374

5.3.1由正则表示式推导状态表376

5.3.2由状态表推导正则表示式379

习题382

参考文献385

第六章异步时序网络387

6.1引言387

6.2流程表的建立和简化392

6.2.1流程表的建立392

6.2.2流程表的简化397

6.3流程表的状态分配404

6.3.1连通行集合分配409

6.3.2通用状态分配413

6.3.3共用行状态分配416

6.3.4一次转换分配419

6.3.5多输出变化流程表的状态分配434

6.4异步时序网络Y矩阵的特点435

6.5延迟和险态438

6.5.1组合险态440

6.5.2时序险态448

6.5.3用三元代数发现险态454

6.6综合异步时序网络的示例459

6.7.1输入同时变化461

6.7多输入变化461

6.7.2无限制输入变化465

6.8延迟受限的异步时序网络467

6.9门的无界限延迟和速度独立异步时序网络473

习题478

参考文献482

第七章时序机的结构简化485

7.1完全指定的单码状态分配和划分代数487

7.2集系代数与多码状态分配492

7.3时序机的分解509

7.4触发器存储元件对简化依赖性的影响518

7.5少环时序网络524

7.5.1无反馈网络525

7.5.2单反馈环网络527

7.5.3输出函数用做反馈函数537

7.5.4用反馈移位寄存器实现时序机540

7.5.5R-S触发器用做存储器时的最小反馈时序网络549

7.6时序机的通用标准分解549

7.7异步时序网络中的简化依赖性555

7.8异步时序网络的分解561

7.9用移位寄存器实现异步时序网络566

习题570

参考文献575

第八章标准组件化逻辑设计577

8.1通用逻辑组件577

8.1.1单相输入通用逻辑组件579

8.1.2只有一个双相输入的通用逻辑组件579

8.1.3具有双相输入的通用逻辑组件581

8.1.4输入端互连的通用逻辑组件588

8.1.5端子数的上下限590

8.2用标准组件实现时序机592

8.2.1输入数目固定的时序机593

8.2.2树形结构602

8.3 单元阵列610

8.3.1一维阵列611

8.3.2二维阵列614

8.3.3时序机的迭代阵列623

8.3.4程序可编单元阵列626

习题633

参考文献634

附录逻辑电路图形符号638

汉英名词对照641