《表1 VGAFVH＿GEN关键接口信号》

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《基于FPGA+TMS320DM6467T的多画面合成视频采集系统设计》

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FPGA转码模块有两大核心处理单元分别为VGAFVH＿GEN模块和TimingGenExt模块，FPGA内部所有逻辑模块应用VerilogHDL[13]语言编程完成。VGAFVH＿GEN模块的主要作用是根据配置的VIDEOX、VIDEOY、HBLANK、VBLANK、HFRONTPORCH、VFRONTPORCH、HBACKPORCH、VBACKPORCH值生成固定的视频时序，如1 280×1 024的VGA视频时序，其输出的视频时序可以与外部视频同步，也可以自主产生。表1列出VGAFVH＿GEN模块关键信号说明。