《表2 不同结构时钟电路比较Tab.2 Comparison of clock circuits w ith different structures》

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《一种高速低抖动四相位时钟电路的设计》

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本文设计的高速低抖动四相位时钟电路基于0.18μm CM OS工艺。版图如图10所示，面积450μm×920μm。图11所示CLKN、CLKP为差分正弦输入信号，CLK＿recovery为经过时钟恢复电路后输出的方波信号。图12所示为输出时钟，可以看到经过相位校准环路的调节，最终实现了相位差为90°的4相位时钟。对时钟抖动仿真，如图13所示，得到平均时钟抖动102 fs。根据时钟抖动与采样信号频率的关系和时钟抖动与ADC信噪比的关系，计算得到本文设计电路的时钟抖动需小于169 fs，电流仿真结果为102 fs，完全满足要求。参数仿真结果列于表1。与采用其他方法的时钟电路的比较结果列于表2。