《表4 PL端的资源利用率》

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《面向卷积神经网络的高并行度FPGA加速器设计》

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在250 MHz的时钟频率下，PL端的资源利用率如表4所示。可以看出，DSP的利用率非常高，其中2 272个用于PE单元的乘-加法树搭建，2个用于控制单元中的参数计算。由表3中的各类并行度超参数的大小可知，本加速器PE单元一共有4 608个乘法器，其中4 544个乘法器由DSP实现，剩余的64个由查找表（Look Up Table，LUT）实现，这是Vivado为了布线方便、自动优化的结果。DSP的利用量基本决定了CNN加速器的算力，DSP利用率越高，表明CNN加速器的架构设计越合理，越能充分利用硬件平台的片上计算资源。BRAM的利用率适中，表明本文以相对较小的片上缓存做到了DDR交互量最小。触发器（Flip Flop，FF）和LUT的资源利用率都没有超过50%，表明此CNN加速器架构设计合理，不需要过多的逻辑资源便可实现加速器的完整功能，为片上部署其他加速算法和实现用户自定义接口保留了充足的逻辑资源和片上存储资源。