《表1 逐次逼近寄存器转换流程》

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《一种低功耗14 bit逐次逼近型模数转换电路设计》

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设计的逐次逼近寄存器电路如图7所示，其由两部分组成：上半部分是16个D触发器构成的移位寄存器，用于在时钟脉冲CLK的作用下，将数字“1”依次移位；下半部分为16个D触发器构成的存储寄存器，用来存储并输出比较器输出信号COMP所对应的逻辑值bi(i=0～13）。该电路的主要工作流程为：假设在第一个寄存器时钟周期下，采样时钟信号SAMP＿CLK为高电平，第一行第一个D触发器被置为1，其余D触发器被清零；在第二个寄存器时钟周期下，SAMP＿CLK信号为低电平，第一行第二个D触发器移位得到1，输出端D13被置为1，其余D触发器输出端为零；在第三个寄存器时钟周期下，第一行第三个D触发器移位得到1，第一行其余D触发器输出端为零，同时输出端D12被置为1，D13存储并输出此时的COMP信号逻辑值；以此类推，直至最低位D0端输出相应时刻的COMP信号逻辑值，此次转换全部完成。当SAMP＿CLK信号再次变为高电平时，第二次转换开始。一次14 bit的数据转换共需要16个寄存器时钟周期，表1详细给出了一个转换周期内所有输入输出的状态。