《表4 不同成膜条件的测试结果》

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《电子纸的2W2D工艺改善研究》

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不同的a-Si成膜条件会影响膜层的致密程度与缺陷程度，产生不同的电子迁移率，对沟道特性有着至关重要的影响。因此，本实验选用不同的a-Si成膜条件（条件1和条件2）进行验证，采用相同的刻蚀条件，测试TFT特性和阵列检测良率，结果如表4所示。两种成膜条件的工作电流Ion水平接近，但条件2较条件1相比，暗态和光态的漏电流（Ioff）均降低43%，阵列检测良率提升4%。这主要是由于条件2的a-Si膜层较条件1的膜层相对疏松，更有利于消除a-Si残留，降低暗态和光照条件下的Ioff特性，实现良率的进一步提升。