《表2 均衡器实现后的器件资源使用量》
均衡器的逻辑设计完成之后,添加物理和时序约束,可以使用Vivado综合(systhesis)与实现(implementation)。本文的设计中,目标FPGA编程器件使用XC7VX485TFFG1761-2,它是Virtex-7系列中中等规模的型号。均衡器实现后的器件资源使用情况如表2所示。
图表编号 | XD00124636400 严禁用于非法目的 |
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绘制时间 | 2020.01.01 |
作者 | 杨恒旭、余紫莹、吴鸣、杨军 |
绘制单位 | 中国科学院声学研究所噪声与振动重点实验室、中国科学院大学电子电气与通信工程学院、中国科学院声学研究所噪声与振动重点实验室、中国科学院声学研究所噪声与振动重点实验室、中国科学院大学电子电气与通信工程学院、中国科学院声学研究所噪声与振动重点实验室、中国科学院大学电子电气与通信工程学院 |
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