《表2 普通CTS和优化的多源时钟树综合对比》
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《3200 Mbps DDR4 PHY的物理设计优化》
通过EDA工具分析经过了布局优化即采用合并触发器减少时钟负载和采用多源时钟树结构以后，时钟树结构优化前后对比结果如表2.
| 图表编号 | XD0078299600 严禁用于非法目的 |
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| 绘制时间 | 2019.07.05 |
| 作者 | 任小敏、苏皆磊、倪哲勤、王琴 |
| 绘制单位 | 上海交通大学电子信息与电气工程学院、世芯电子有限公司、世芯电子有限公司、上海交通大学电子信息与电气工程学院 |
| 更多格式 | 高清、无水印（增值服务） |
