《表1 资源和性能与矩阵阶数的关系》

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《改进Cholesky分解算法的设计与FPGA实现》


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在综合与布线时，时钟约束设为250 MHz，得资源消耗以及时序状况（以最大负容差（Worst Nega-tive Slack，WNS）表征）如表1所示。

图表编号XD00148294900    严禁用于非法目的
绘制时间2020.07.28
作者李丽、张巍
绘制单位解放军91001部队、中国西南电子技术研究所
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