《表3 高速数据存储及处理技术内部速率匹配》

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《高分五号卫星高效高速数据传输技术研究》

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高速数据存储及处理的原理如图2所示，内部的速率匹配见表3。在写状态下，前端数据处理芯片（SRAM型FPGA）在接收到主控芯片（反熔丝FPGA）的写指令，接收AOS处理板发来的64bit数据，经过DRAM芯片缓存处理后，向主控芯片提供缓存乒乓满状态标志和输入缓存可读标志。主控芯片判断缓存乒乓满状态标志有效后，开始区块写操作。在区块写操作过程中，判断输入缓存可读标志有效后，发出页写请求信号，由前端数据处理芯片发出一页（128KB）的数据给后端处理芯片。后端数据处理芯片（SRAM型FPGA）接收前端数据处理芯片发来的64位80MHz页写数据和数据同步信号FLAG后，转换为128位40MHz的页写数据给存储板。