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第一部分 基础篇1

第1章 PLD概述1

1．1 可编程逻辑器件的发展历程1

1．2 ASIC、FPGA/CPLD技术2

1．2．1 ASIC CAD技术2

1．2．2 FPGA/CPLD CAD技术3

1．2．3 ASIC与FPGA/CPLD进行电路设计的一般流程6

1．3 PLD厂商及产品介绍7

1．3．1 Xilinx公司及其产品简介7

1．3．2 Altera公司的CPLD9

第2章 Altera产品概述12

2．1 可编程逻辑与ASIC12

2．2 Altera PLD的优点13

2．2．1 高性能14

2．2．2 高集成度14

2．2．3 价格合理14

2．2．4 使用MAX＋PLUS Ⅱ软件开发周期较短14

2．2．5 Altera器件的优化宏函数14

2．3 Altera的系列产品15

2．3．1 FLEX 10K系列16

2．3．2 FLEX 8000系列16

2．3．3 FLEX 6000系列17

2．3．4 MAX 9000系列17

2．3．5 MAX 7000系列17

2．3．6 MAX 5000系列17

2．3．7 Classic系列17

2．4 MAX＋PLUS Ⅱ开发工具18

2．4．1 MAX＋PLUS Ⅱ设计流图18

2．4．2 使用各种平台和其它EDA工具19

2．5 结论19

第3章 FLEX 10K系列器件的技术规范20

3．1 概述20

3．2 特点20

3．3 功能描述23

3．3．1 FLEX 10K的EAB25

3．3．2 逻辑单元（LE）30

3．3．3 逻辑阵列块（LAB）36

3．3．4 FastTrack连接37

3．3．5 I/O单元（IOE）40

3．3．6 时钟锁定和时钟自举44

3．3．7 输出配置44

3．3．8 JTAG边界扫描45

3．3．9 一般性测试45

3．3．10 定时模型45

3．4 FLEX 10KE系列器件简介51

3．5 器件输出引脚54

第4章 FLEX 6000系列器件简介63

4．1 OptiFLEX结构63

4．2 特点64

4．3 概述66

4．4 功能描述67

4．4．1 逻辑阵列块（LAB）68

4．4．2 逻辑单元（LE）68

4．4．3 FastTrack连接73

4．4．4 I/O单元（IOE）75

4．5 输出配置77

4．5．1 摆率控制77

4．5．2 多电压I/O接口77

4．6 JTAG边界扫描77

4．7 定时模型78

第5章 MAX 7000系列器件可编程逻辑的技术规范83

5．1 MAX 7000系列器件的结构和性能83

5．1．1 特点83

5．1．2 概述84

5．1．3 功能描述87

5．1．4 在线编程92

5．1．5 可编程速度/功率控制93

5．1．6 输出配置94

5．1．7 器件编程94

5．1．8 JTAG边界扫描94

5．1．9 设计加密95

5．1．10 一般性测试95

5．1．11 QFP运载架和开发插座96

5．2 MAX 7000A可编程逻辑器件96

5．2．1 特点96

5．2．2 概述97

5．2．3 功能描述99

5．2．4 在线编程104

5．2．5 可编程速率/功率控制104

5．2．6 输出配置104

5．2．7 器件编程105

5．2．8 JTAG边界扫描105

5．2．9 设计加密105

5．2．10 一般性测试106

5．3 定时模型106

5．4 MAX 7000系列器件的引脚输出107

第6章 Altera器件的边界扫描测试113

6．1 引言113

6．2 IEEE 1149.1 BST的结构114

6．3 边界扫描寄存器116

6．3．1 I/O引脚116

6．3．2 专用输入117

6．3．3 专用时钟引脚（仅适用于FLEX 10K）120

6．3．4 专用配置引脚（全部FLEX器件）120

6．4 JTAG BST操作控制122

6．5 JTAG BST电路的使能129

6．6 JTAG边界扫描测试原则130

6．7 边界扫描描述语言（BSDL）131

6．8 结束语131

第7章 MAX＋PLUS Ⅱ入门132

7．1 概述132

7．2 MAX＋PLUS Ⅱ的安装133

7．2．1 推荐的系统配置133

7．2．2 MAX＋PLUS Ⅱ的安装134

7．3 MAX＋PLUS Ⅱ的设计过程138

7．3．1 设计输入138

7．3．2 设计处理139

7．3．3 设计校验141

7．3．4 器件编程142

7．3．5 联机求助143

7．3．6 软件维护协议143

7．3．7 MAX＋PLUS Ⅱ软件的流程143

7．4 逻辑设计的输入方法143

7．4．1 建立一个图形设计文件144

7．4．2 文本设计输入方法151

7．4．3 创建顶层图形设计文件152

7．4．4 层次显示152

7．5 设计项目的编译153

7．5．1 打开编译器窗口准备编译154

7．5．2 编译器的选项设置154

7．5．3 运行编辑器158

7．5．4 在底层图编辑器中观察试配结果160

7．5．5 引脚锁定161

7．6 设计项目的模拟仿真162

7．7 定时分析165

7．8 器件编程167

第二部分 提高篇171

第8章 几种提高电路设计效率的方法171

8．1 使用LPM宏单元库171

8．2 使用硬件描述语言VHDL/AHDL173

8．3 使用EAB单元176

8．3．1 引言176

8．3．2 EAB内部结构177

8．3．3 EAB单元的灵活性177

8．3．4 EAB应用实例179

8．4 综合使用上述三种方法181

第9章 提高系统运行速度的方法184

9．1 序言184

9．2 修改电路以提高系统速度184

9．2．1 直接修改电路184

9．2．2 流水技术的概念及应用185

9．2．3 修改底层布局186

9．2．4 合理使用CPLD资源187

9．3 修改软件配置提高系统速度188

9．3．1 器件选择（Device...）188

9．3．2 局部逻辑分析控制（Logic Option...）190

9．3．3 流水线设置（本项操作并非在Assign菜单下完成）190

9．3．4 打包（Clique...）190

第10章 MAX＋PLUS Ⅲ仿真原理193

10．1 引言193

10．2 MAX＋PLUS Ⅱ仿真机理193

10．2．1 功能仿真193

10．2．2 时序仿真194

10．3 仿真中的节点194

10．3．1 供仿真用的节点与组194

10．3．2 标识节点和组的类型195

10．4 状态机的仿真195

10．5 小结198

第11章 硬件描述语言AHDL199

11．1 概述199

11．2 AHDL的基本元素200

11．2．1 保留关键字和保留标识符200

11．2．2 符号201

11．2．3 带引号和不带引号的名称202

11．2．4 组203

11．2．5 AHDL中的数字203

11．2．6 布尔表达式204

11．3 AHDL设计的基本结构207

11．3．1 子设计段207

11．3．2 逻辑段208

11．3．3 变量段215

11．3．4 Constant语句219

11．3．5 Options语句219

11．3．6 Include语句220

11．3．7 Title语句220

11．3．8 函数原型语句221

11．4 AHDL设计实例222

11．5 设计风格229

11．5．1 常用的设计风格229

11．5．2 空白区231

11．5．3 注释与文档231

11．5．4 命名习惯232

11．5．5 AHDL对缩格的建议233

11．5．6 文件结构235

第12章 Altera FLEX 10K系列器件的配置与下载236

12．1 引言236

12．2 配置方式236

12．2．1 分类236

12．2．2 配置文件大小237

12．2．3 配置中将用到的引脚237

12．2．4 主动串行配置或EPC1配置方式239

12．2．5 被动串行配置方式241

12．2．6 被动并行同步（PPS）配置方式243

12．2．7 被动并行异步（PPA）配置方式245

12．3 并口下载电缆ByteBlaster原理248

12．3．1 概述248

12．3．2 ByteBlaster的连接及原理248

12．3．3 ByteBlaster的工作条件250

第13章 工程设计中Altera器件的工作条件和应注意的问题252

13．1 引言252

13．2 工作条件252

13．3 引脚电压253

13．3．1 引脚连接253

13．3．2 闭锁254

13．3．3 带电插拔255

13．3．4 静电放电255

13．4 输出负载256

13．4．1 电阻性负载256

13．4．2 容性负载256

13．5 电源使用257

13．5．1 Vcc和GND平面257

13．5．2 去耦电容器257

13．5．3 Vcc上升时间258

13．5．4 电流损耗258

13．6 Altera器件的信息擦除259

13．7 Altera器件功耗估计259

13．7．1 功率估计260

13．7．2 热分析管理261

13．8 高速板设计262

13．8．1 引言262

13．8．2 电源滤波及分配262

13．8．3 信号与传输线的端接263

13．8．4 阻抗匹配和端接电阻265

13．8．5 串扰267

13．8．6 地线毛刺268

附录 Altera器件选择指南271

参考文献276