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第1章Intel Cyclone 10 GX FPGA结构详解1

1.1逻辑阵列块和自适应逻辑块1

1.1.1 ALM结构和功能1

1.1.2 LUT的工作模式2

1.1.3 寄存器和锁存器12

1.1.4 LAB的互联架构21

1.1.5 分布式存储器22

1.2存储器块32

1.2.1 嵌入式存储器块设计指导32

1.2.2 存储器块打包模式34

1.2.3 地址时钟使能35

1.2.4 存储器块异步清除35

1.2.5 存储器块纠错码35

1.2.6 使用M20K实现RAM36

1.3时钟网络和相位锁相环40

1.3.1 时钟网络类型40

1.3.2 时钟资源功能43

1.3.3 层次化时钟结构45

1.3.4 时钟控制块47

1.3.5 时钟功耗控制50

1.3.6 相位锁相环52

1.4I/O块58

1.4.1 I/O组的排列59

1.4.2 I/O电气标准60

1.4.3 I/O架构和特性62

1.4.4 可编程的IOE特性65

1.4.5 片上端接67

1.4.6 SERDES和DPA67

1.5DSP块70

1.5.1 DSP块特性71

1.5.2 DSP块资源71

1.5.3 DSP块架构72

1.5.4 DSP块应用72

1.6外部存储器接口78

1.6.1 外部存储器接口特性79

1.6.2 外部存储器接口I/O引脚80

1.6.3 器件封装支持的存储器接口80

1.6.4 外部存储器接口架构82

1.7配置技术87

1.7.1 AS配置89

1.7.2 PS配置94

1.7.3 FPP配置97

1.7.4 JTAG配置106

1.7.5 配置流程108

1.8电源管理110

1.8.1 功耗110

1.8.2 可编程电源技术110

1.8.3 电源传感线111

1.8.4 片上电压传感器111

1.8.5 温度传感二极管112

1.8.6 上电／断电顺序要求112

第2章Quartus Prime Pro HDL设计流程113

2.1Quartus Prime Pro及组件的下载、安装和授权113

2.1.1 下载Quartus Prime Pro及组件113

2.1.2 安装Quartus Prime Pro及组件117

2.1.3 授权Quartus Prime Pro及组件118

2.2 Quartus Prime Pro功能和特性121

2.3Quartus Prime Pro设计流程122

2.3.1 处理流程框架122

2.3.2 增量优化的概念125

2.3.3 超感知设计流程125

2.4 建立新的设计工程128

2.5 添加新的设计文件134

2.6设计的分析和综合处理137

2.6.1 分析和综合的概念137

2.6.2 分析和综合的属性选项140

2.6.3 分析和综合的实现147

2.6.4 查看分析和综合的结果149

2.7设计的行为级仿真155

2.7.1 使用Verilog HDL生成测试向量的仿真155

2.7.2 使用波形文件生成测试向量的仿真161

2.8设计的约束165

2.8.1 通过GUI指定约束的方法165

2.8.2 使用Tcl脚本约束设计的方法166

2.8.3 在Assignment Editor中添加约束条件172

2.8.4 在Pin Planner中添加约束条件174

2.8.5 I/O分配分析178

2.8.6 添加简单的时序约束条件180

2.9设计的适配184

2.9.1 适配器设置选项184

2.9.2 适配的实现189

2.9.3 查看适配后的结果190

2.10查看时序分析结果196

2.10.1 时序分析的基本概念196

2.10.2 时序路径和时钟分析197

2.10.3 时钟建立分析200

2.10.4 时钟保持分析201

2.10.5 恢复和去除分析202

2.10.6 多周期路径分析203

2.10.7 亚稳态分析206

2.10.8 时序悲观207

2.10.9 时钟作为数据分析208

2.10.10 多角时序分析209

2.10.11 时序分析的实现210

2.11功耗分析原理和实现217

2.11.1 功耗分析器输入218

2.11.2 功耗分析器设置220

2.11.3 节点和实体分配222

2.11.4 执行功耗分析223

2.12生成编程文件226

2.12.1 装配器选项属性设置226

2.12.2 可编程文件类型232

2.12.3 运行装配器工具232

2.12.4 生成PROM文件233

2.13下载设计239

2.13.1 下载设计到FPGA239

2.13.2 编程串行Flash存储器241

第3章Quartus Prime Pro块设计流程243

3.1基于块的设计介绍243

3.1.1 与块设计有关的术语243

3.1.2 设计块重用介绍244

3.1.3 基于块的增量编译介绍246

3.2设计方法学介绍247

3.2.1 自顶向下设计方法学介绍247

3.2.2 自底向上设计方法学介绍247

3.2.3 基于团队的设计方法学介绍248

3.3设计分区249

3.3.1 为外围IP、时钟和PLL规划分区250

3.3.2 设计分区指导251

3.3.3 保留和重用分区快照251

3.3.4 创建设计分区252

3.4设计分区重用流程255

3.4.1 重用核心分区256

3.4.2 重用根分区263

3.4.3 保留核心实体重新绑定269

3.5增量块设计流程270

3.5.1 增量的时序收敛270

3.5.2 设计抽象及实现272

3.5.3 空分区时钟源保留273

3.6 设计块重用和基于块增量编译的组合273

3.7建立基于团队的设计274

3.7.1 为基于团队的设计创建一个顶层工程274

3.7.2 为工程集成准备一个设计分区277

3.8 自底向上的设计考虑278

第4章Quartus Prime Pro定制IP核设计流程279

4.1Platform Designer工具功能介绍279

4.1.1 Platform Designer支持的接口279

4.1.2 元件结构280

4.1.3 元件文件组织281

4.1.4 元件版本281

4.1.5 IP元件的设计周期281

4.2 调用Platform Designer工具282

4.3创建定制元件IP核285

4.3.1 指定IP元件类型285

4.3.2 创建／指定用于综合和仿真的HDL文件286

4.4 创建通用元件IP核298

4.5 对定制元件IP核进行验证309

4.6对通用元件IP核进行验证310

4.6.1 添加顶层原理图文件310

4.6.2 修改user_define.v文件312

4.6.3 添加generic_component_0.v文件314

4.7 IP核生成输出（Quartus Prime Pro版本）315

第5章Quartus Prime Pro命令行脚本设计流程317

5.1 工具命令语言317

5.2 Quartus Prime Tcl包317

5.3Quartus Prime Tcl API Help319

5.3.1 命令行选项321

5.3.2 Quartus Prime Tcl控制台窗口323

5.4端到端的设计流程323

5.4.1 建立新的设计工程325

5.4.2 添加新的设计文件325

5.4.3 添加设计约束条件326

5.4.4 设计综合329

5.4.5 设计适配330

5.4.6 设计装配（生成编程文件）331

5.4.7 报告331

5.4.8 时序分析333

5.5自动脚本执行335

5.5.1 执行例子336

5.5.2 控制处理336

5.5.3 显示消息337

5.6其他脚本337

5.6.1 自然总线命名337

5.6.2 短选项名字337

5.6.3 集合命令337

5.6.4 Node Finder命令339

5.6.5 get_names命令354

5.6.6 post_message命令356

5.6.7 访问命令行参数356

5.6.8 quartus（）Array358

5.7 tclsh shell359

5.8Tcl脚本基础知识359

5.8.1 Intel FPGA COOL的例子359

5.8.2 变量359

5.8.3 替换360

5.8.4 算术360

5.8.5 列表361

5.8.6 数组361

5.8.7 控制结构362

5.8.8 过程（子程序或函数）363

5.8.9 文件I/O363

第6章Design Space ExplorerⅡ设计流程365

6.1 启动DSEⅡ工具365

6.2DSEⅡ工具介绍366

6.2.1 Project页面366

6.2.2 Setup页面367

6.2.3 Exploration页面369

6.2.4 Status页面373

6.3 在本地计算机上探索不同的实现策略373

6.4在远程计算机上探索不同的实现策略377

6.4.1 创建一个Azure账户378

6.4.2 下载PuTTY相关工具378

6.4.3 选择IntelFPGA工具379

6.4.4 创建和配置虚拟机380

6.4.5 配置和启动PuTTY工具388

6.4.6 捕获虚拟机上的GUI界面391

6.4.7 打开Quartus Prime软件393

6.4.8 终止虚拟机395

6.4.9 持久存储和数据传输396

6.4.10 搭建和配置许可证服务器397

6.4.11 连接到许可证服务器406

6.4.12 在虚拟机上运行DSEⅡ407

第7章Quartus Prime Pro系统调试原理及实现411

7.1系统调试工具概述411

7.1.1 系统调试工具组合411

7.1.2 用于监视RTL节点的工具414

7.1.3 具有激励功能的工具416

7.1.4 Virtual JTAG Interface Intel FPGA IP核417

7.1.5 系统级调试结构417

7.1.6 SLD JTAG桥418

7.1.7 部分重配置设计调试422

7.2使用Signal Tap逻辑分析仪的设计调试422

7.2.1 软件和硬件要求423

7.2.2 Signal Tap逻辑分析仪的特性和优点423

7.2.3 Signal Tap逻辑分析仪任务流程概述424

7.2.4 创建新的调试工程426

7.2.5 添加FIFO IP核427

7.2.6 添加顶层设计文件430

7.2.7 配置Signal Tap逻辑分析仪432

7.2.8 编译设计463

7.2.9 编程目标器件或器件467

7.2.10 运行逻辑分析仪468

7.2.11 查看、分析和使用捕获的数据472

7.3 使用Signal Probe的快速设计验证474

7.4使用外部逻辑分析仪的系统内调试477

7.4.1 选择逻辑分析仪477

7.4.2 为逻辑分析仪接口定义参数479

7.4.3 将LAI文件引脚映射到可用的I/O引脚480

7.4.4 将内部信号映射到LAI组480

7.4.5 编译Quartus Prime工程481

7.4.6 使用LAI编程Intel支持的器件482

7.4.7 运行时控制活动的组482

7.5系统内修改存储器和常量482

7.5.1 用系统内存储器内容编辑器调试设计483

7.5.2 使能运行时修改设计中的实例483

7.5.3 用系统内存储器内容编辑器编程器件484

7.5.4 将存储器实例加载到ISMCE485

7.5.5 监视存储器中的位置485

7.5.6 使用“Hex Editor”窗口编辑存储器内容486

7.5.7 导入和导出存储器文件487

7.6使用系统内源和探针的设计调试488

7.6.1 系统内源和探针的设计流程概述489

7.6.2 例化In-System Sources＆Probes IP核490

7.6.3 编译设计492

7.6.4 运行系统内源和探针编辑器492

7.6.5 用JTAG Chain Configuration编程器件493

7.6.6 “Instance Manager：”窗口494

7.6.7 In-System Sources and Probes Editor主界面494

7.6.8 In-System Sources and Probes Editor的Tcl命令495

第8章Quartus Prime Pro时序和物理约束原理及实现497

8.1SDC文件的高级特性497

8.1.1 使用实体绑定的SDC文件497

8.1.2 实体绑定的约束范围498

8.1.3 实体绑定的约束实例498

8.2创建时钟和时钟约束500

8.2.1 基本时钟500

8.2.2 虚拟时钟501

8.2.3 生成时钟502

8.2.4 推导PLL时钟507

8.2.5 创建时钟组509

8.2.6 时钟效应特性512

8.3创建I/O约束515

8.3.1 设置输入延迟（set_input_delay）515

8.3.2 设置输出延迟（set_output_delay）516

8.4创建偏移和延迟约束516

8.4.1 高级I/O时序和板布线模型延迟516

8.4.2 设置最大偏移（set_max_skew）517

8.4.3 设置网络延迟（set_net_delay）521

8.4.4 创建时序例外（异常）523

8.4.5 多周期例外的实例531

8.4.6 延迟注解550

8.4.7 约束设计分区端口550

8.5 使用适配器过约束551

8.6接口规划工具原理及应用552

8.6.1 接口规划概述553

8.6.2 建立新的设计工程554

8.6.3 添加并配置外部存储器接口IP核555

8.6.4 添加Avalon MMM BFM IP核563

8.6.5 在顶层文件中例化IP核565

8.6.6 初始化Interface Planner567

8.6.7 用工程分配更新计划568

8.6.8 规划外围布局568

8.6.9 报告布局数据573

8.6.10 验证和导出规划约束574

第9章Quartus Prime Pro中HDL高级设计方法576

9.1综合支持的HDL语言576

9.1.1 Verilog和SystemVerilog综合支持576

9.1.2 VHDL综合支持580

9.2HDL支持的综合属性和命令581

9.2.1 Verilog HDL综合属性和命令581

9.2.2 VHDL综合属性和命令597

9.3底层原语的使用614

9.3.1 底层I/O原语616

9.3.2 底层逻辑原语621

第10章Quartus Prime Pro部分可重配置原理及实现628

10.1部分可重配置基本概念628

10.1.1 部分可重配置术语629

10.1.2 部分可重配置过程序列629

10.1.3 内部主设备部分可重配置630

10.1.4 外部主设备部分可重配置632

10.1.5 部分可重配置设计注意事项632

10.2部分可重配置基本流程的实现633

10.2.1 建立新的设计工程634

10.2.2 添加设计文件634

10.2.3 创建设计分区637

10.2.4 为PR分区分配布局和布线区域639

10.2.5 添加部分可重配置控制器IP核642

10.2.6 定义角色644

10.2.7 创建修订版645

10.2.8 编译基本修订版本647

10.2.9 准备PR实现修订版648

10.2.10 编程器件650

10.3层次化部分可重配置流程的实现652

10.3.1 建立新的设计工程652

10.3.2 添加设计文件653

10.3.3 创建设计分区655

10.3.4 为PR分区分配布局和布线区域658

10.3.5 添加部分可重配置控制器IP核660

10.3.6 定义角色662

10.3.7 创建修订版663

10.3.8 编译基本修订版本666

10.3.9 为父PR分区准备PR实现修订版667

10.3.10 为子PR分区准备PR实现修订版669

10.3.11 编程器件672

第11章Intel高级综合工具原理及实现方法673

11.1高级综合工具概论673

11.1.1 高级综合工具的优势673

11.1.2 高级综合工具运行要求675

11.1.3 高级综合工具的简要流程675

11.1.4 HLS与OpenCL676

11.1.5 高级综合工具编译器细节676

11.2高级综合工具基本流程的实现680

11.2.1构建C+++模型和测试平台680

11.2.2 C和C+++库685

11.2.3 设置高级综合编译器690

11.2.4 运行高级综合编译器692

11.2.5 查看高级设计报告694

11.2.6 查看元件RTL仿真波形700

11.3任意精度数据类型及优化702

11.3.1 元件中声明ac_int数据类型703

11.3.2 调试ac_int数据类型的使用703

11.3.3 元件中声明ac_fixed数据类型704

11.3.4 浮点编译优化707

11.4元件接口712

11.4.1 元件调用接口712

11.4.2 Avalon流接口715

11.4.3 Avalon存储器映射的主接口721

11.4.4 Avlaon存储器映射的从接口725

11.4.5 元件调用接口参数731

11.4.6 不稳定和稳定元件参数734

11.4.7 全局变量736

11.4.8 元件接口的结构体736

11.4.9 复位行为736

11.5元件中的本地变量（存储器属性）737

11.5.1 编译器元件存储器属性737

11.5.2 静态变量761

11.6元件中的循环762

11.6.1 循环启动间隔（ii编译指示）764

11.6.2 循环携带的依赖性（ivdep编译指示）765

11.6.3 循环合并（loop_coalesce编译指示）768

11.6.4 循环展开（unroll编译指示）770

11.6.5 循环并发（max_concurrency编译指示）773

11.7元件并发性773

11.7.1 存储空间或I/O的串行等效774

11.7.2 并行性控制774

附录AC10-EDP-1硬件开发平台原理图775

附录BUSB-Blaster下载器驱动故障排除方法790