《数字逻辑诊断与可靠性设计》

目录2

第一章绪论2

1.1物理故障2

1.2逻辑故障及其故障模型3

1.3故障测试及测试码6

习题13

第二章组合电路的测试生成17

2.1布尔差分法17

2.1.1一阶布尔差分的定义17

2.1.2利用一阶布尔差分求单故障测试集19

2.1.3布尔差分的性质及应用20

2.1.4二阶布尔差分及高阶布尔差分27

2.2 D算法及九值D算法28

2.2.1通路敏化法29

2.2.2逻辑函数的立方表示及立方交34

2.2.3 D算法42

2.2.4九值D算法和“G-F”二值算法48

2.3临界通路法50

2.3.1敏化立方51

2.3.2临界通路52

2.3.3临界通路法测试生成步骤54

2.4故障精简58

2.4.1故障等效和故障控制58

2.4.2故障精简定理59

2.5测试集的优化61

2.5.1检测测试集的最小化62

2.5.2诊断测试集的优化64

2、6故障函数法65

2.6.1组合逻辑网络的图论分析66

2.6.2逻辑函数的变态运算及测试生成71

2.6.3有相关变量的测试函数和虚假故障79

2.6.4故障定位81

2.6.5 多级组合网络内部点故障检测83

2.7多故障和搭接故障的测试生成84

2.7.1多故障的测试生成84

2.7.2搭接故障BR（Bridge）的测试88

2.8 冗余电路91

2.8.1 固定故障冗余及对测试的影响91

2.8.2冗余电路的故障检测95

习题96

第三章时序电路的测试生成100

3.1 同步时序电路的测试生成100

3.1.1时序电路的通路敏化100

3.1.2同步时序电路的组合化模型102

3.1.3 D算法对时序电路的推广应用103

3.1.4初始状态预置107

3.2异步电路的测试生成112

3.2.1异步电路的迭代阵列模型113

3.2.2无临界冒险的测试生成117

3.2.3电路－时间方程124

3.2.4故障函数法的应用130

3.3时序机的功能检测133

3.3.1 引导序列、同步序列和时序机状态初始化135

3.3.2区分序列和状态识别139

3.3.3完整的核实序列对的设计143

3.4故障控制和搭接故障148

习题151

4.1可测性的改善设计157

4.1.1插入门改善可测性157

第四章数字系统的可测性设计157

4.1.2可测性的改善设计168

4.2结构可测性设计175

4.2.1两个基本概念176

4.2.2 LSSD的一般结构181

4.2.3扫描通路法184

4.3内建测试电路设计185

4.3.1随机测试185

4.3.2特征分析186

4.3.3内建测试电路设计192

4.4组合电路的异或门串联实现196

4.4.1 Reed-Muller展开式196

4.4.2异或门串联电路结构测试分析198

第五章硬件故障检测技术203

5.1错误检测码203

5.1.1奇偶编码205

5.1.2余数编码209

5.1.3 m/n编码213

5.2 自校验电路214

5.2.1基本定义215

5.2.2完全自校验电路和网络218

5.2.3完全自校验的检测器221

5.3 自校验的时序电路229

6.1可靠性的数学描述231

第六章容错技术231

6.1.1基定本义232

6.1.2可靠性的概率函数234

6.2系统的可靠性分析235

6.2.1串联和并联系统236

6.2.2串－并联／並－串联系统238

6.2.3非串、並联系统240

6.3容错技术及可靠性分析243

6.3.1三模冗余及N模冗余243

6.3.2混合冗余249

6.4失效保险设计252

习 题254

参考文献257