《表1 存储器模块设计指标》

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《阵列互耦误差FIR校正滤波器设计与FPGA实现》

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存储器模块是采用XA7Z020CLG484片内的嵌入式Block RAM模块组成的单口RAM存储器。本设计采用Xilinx提供的Block Memory Generator IP核对存储器模块进行设计。其中data＿delay模块、fft＿result＿multiple模块和chongdie＿out模块的设计指标如表1所示。