《表2 SDRAM数据存储格式》

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《大面阵高帧频CMOS成像电子学系统设计》

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基于DDR3的IP核设计，实现SDRAM的存储控制，是一种简单有效的设计方法。本设计采用2片SDRAM实现72路图像数据在300MHz，10bit量化下的数据接收，SDRAM端口速率为800 MHz。IP核工作时钟为100 MHz，工作效率大于80%，其图像数据结构如表2所示。