《表1:SINC的级联状态及Q的设定》

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《FPGA在多速率SINC滤波器中的应用》

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为了检测算法设计的准确性，本文在Q1、Q2、Q3、Q4均为2，Q5为3时，通过逻辑分析仪对FPGA设计中的SINC滤波器模块进行了硬件仿真，此次仿真实验是在SINC抽取系数为8的情况下进行的。仿真结果表明，SINC滤波器输出数据的频率周期可由仿真实验中的最小单元表示，且与第8步频率周期相比，测得的频率周期是SINC输出数据频率周期的两倍，即SINC输出数据频率与输入的数据频率分别为16KHz与128KHz，那么对应的抽取系数则为8。再回到表1中可以看出，Q1、Q2、Q3、Q4均为2，Q5为3时对应的抽取系数亦为8，与之相互吻合，验证了算法设计的准确性。同时在Q1、Q2、Q3均为1，Q4和Q5为0时，且SINC抽取系数为16的情况下进行了第二次仿真实验，得到的仿真结果表明，SINC滤波器输出数据的频率周期可由仿真实验中的最小单元表示，且与第四步的频率周期相比，SINC输出数据频率周期是仿真得到的二分之一，即得到的SINC输出数据频率与输入的数据频率分别为8KHz与128KHz，对应的抽取系数则为16，与表1中的Q1、Q2、Q3均为2，Q4和Q5为3时的抽取系数吻合，在此验证了算法设计的准确性，能够达到较为理想的设计预期。