《表2 提出的锁存器相比于已有的锁存器的参数相对比》

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《一种低功耗的容软错误锁存器设计》

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为了便于对已有加固锁存器充分的比较，表1所示为本文提出的锁存器与已有的锁存器的各个参数比较结果。第2列为锁存器透明期工作时，输入D至输出Q的传播时间，决定了锁存器的速度，是重要的性能评估指标。第3列为功耗开销，是在输入切换活动率为50%的条件下测出。第4列为功耗延迟积（Power Delay Product，PDP），可以综合的预估锁存器的速度和功耗。第5列为面积开销，根据文献[8]中提到的方法计算面积开销（使用晶体管数量代替面积开销）。第6列为对SEU都全免疫，只有SIN-LC和静态锁存器对SEU不免疫，输出节点易受到影响。第7列为是否过滤上游组合电路传播来的SET。从表2中可以看出，文献[11，12，14，15]，TMR和提出的结构均可以屏蔽组合逻辑中的SET。虽然提出的结构在晶体管数目上没有优势，延迟处于中等水平，但在同时抗SEU/SET的锁存器中，功耗是最小的。PDP损耗与FERST相当，小于TMR、LCHR、LSEH-1、STI锁存器。