《表1 小数分频三种设计方法的优缺点对比》

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《基于FPGA的小数分频器设计》

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图中，clk＿in为输入时钟，rst＿in为复位信号（高电平有效），mode＿sel＿in为小数分频器实现方法选择，clk＿out为输出时钟。（1）当mode＿sel＿in为3'b001时，小数分频器的实现方法为IP核实现法。（2）当mode＿sel＿in为3'b010时，小数分频器的实现方法为双模交错计数法。（3）当mode＿sel＿in为3'b100时，小数分频器的实现方法为步长累加法。三种方法的优缺点见表1所示。