《复杂数字电路与系统的Verilog HDL设计技术》求取 ⇩

第一章 VerilogHDL设计方法概述1

1.1硬件描述语言（HDL）1

1.2VerilogHDL的历史1

1.2.1什么是VerilogHDL1

目录1

1.2.2VerilogHDL的产生及发展2

1.3VerilogHDL和VHDL的比较2

1.4VerilogHDL目前的应用情况和适用的设计3

1.5采用VerilogHDL设计复杂数字电路的优点4

1.5.1传统设计方法——电路原理图输入法4

1.5.2VerilogHDL输入法与传统的电路原理图输入法的比较4

1.6VerilogHDL的设计流程简介5

1.6.1自顶向下（TOP-DOWN）设计的基本概念5

1.5.3VerilogHDL的标准化与软核的重用5

1.5.4软核、固核和硬核的概念以及它们的重用5

1.6.2层次管理的基本概念6

1.6.3具体模块的设计编译和仿真的过程6

1.6.4对应具体工艺器件的优化、映象和布局布线7

1.7小结7

思考题8

第二章 VerilogHDL的基本语法9

2.1.1简单的VerilogHDL程序介绍10

2.1简单的VerilogHDL模块10

2.1.2模块的结构11

2.1.3模块的端口定义11

2.1.4模块内容11

2.2数据类型及其常量、变量12

2.2.1常量13

2.2.2变量15

2.3.1基本的算术运算符18

2.3运算符及表达式18

2.3.2位运算符19

2.3.3逻辑运算符20

2.3.4关系运算符21

2.3.5等式运算符21

2.3.6移位运算符22

2.3.7位拼接运算符22

2.3.8缩减运算符23

2.3.9优先级别23

2.3.10关键词24

2.4赋值语句和块语句24

2.4.1赋值语句24

2.4.2块语句26

2.5.1if_else语句28

2.5条件语句28

2.5.2case语句31

2.5.3使用条件语句不当生成锁存器的情况34

2.6循环语句35

2.6.1forever语句35

2.6.2repeat语句35

2.6.3while语句36

2.6.4for语句36

2.7结构说明语句38

2.7.1initial语句38

2.7.2always语句39

2.7.3task和function说明语句39

2.8系统函数和任务43

2.8.1$display和$write任务44

．2.8.2系统任务$monitor47

2.8.3时间度量系统函数$time48

2.8.5系统任务$stop49

2.8.6系统任务$readmemb和$readmemh49

2.8.4系统任务$finish49

2.8.7系统任务$random51

2.9编译预处理51

2.9.1宏定义'define52

2.9.2“文件包含”处理'include54

2.9.3时间尺度'timescale56

2.9.4条件编译命令'ifdef,'else,'endif58

2.10小结59

思考题59

3.1门级结构描述71

3.1.1与非门、或门和反向器等及其说明语法71

第三章 不同抽象级别的VerilogHDL模型71

3.1.2用门级结构描述D触发器72

3.1.3由已经设计成的模块构成更高一层的模块72

3.2VerilogHDL的行为描述建模74

3.2.1仅用于产生仿真测试信号的VerilogHDL行为描述建模74

3.2.2VerilogHDL建模在TOP-DOWN设计中的作用和行为建模的可综合性问题76

3.3用VerilogHDL建模进行TOP-DOWN设计的实例77

3.4小结86

思考题86

第四章 有限状态机和可综合风格的VerilogHDL87

4.1有限状态机87

4.1.1用VerilogHDL语言设计可综合的状态机的指导原则92

4.1.2典型的状态机实例93

4.1.3综合的一般原则94

4.1.4语言指导原则95

4.2.1组合逻辑电路设计实例96

4.2可综合风格的VerilogHDL模块实例96

4.2.2时序逻辑电路设计实例101

4.2.3状态机的置位与复位103

4.2.4复杂时序逻辑电路设计实践106

第五章 可综合的VerilogHDL设计实例——简化的RISC-CPU设计简介137

5.1什么是CPU137

5.2RISC-CPU的结构138

5.2.1时钟发生器138

5.2.2指令寄存器141

5.2.3累加器142

5.2.4算术运算器143

5.2.5数据控制器144

5.2.6地址多路器145

5.2.7程序计数器145

5.2.8状态控制器146

5.2.9外围模块152

5.3RISC-CPU的操作和时序153

5.3.1系统的复位和启动操作153

5.3.2总线读操作153

5.3.3写总线操作155

5.4RISC-CPU的寻址方式和指令系统157

5.5RISC-CPU模块的调试157

5.5.1RISC-CPU模块的前仿真157

5.5.2RISC-CPU模块的综合169

5.5.3RISC-CPU模块的优化和布局布线170

思考题172

第六章 虚拟器件和虚拟接口模型173

6.1虚拟器件和虚拟接口模块的供应商173

6.2虚拟接口模块的实例174

参考文献196