本书围绕VHDL和Verilog HDL两种硬件描述语言，系统介绍了相关的语法、技巧和计算机辅助设计软件，给出大量实例的综合、仿真结果和设计工程。本书的主要内容包括：VHDL的基础知识和语法、Verilog HDL的基础知识和语法、在RTL层次上利用这两种硬件描述语言进行实际建模的方法与技巧、实际设计中常见模块的实例设计，Synplify、ModelSim和Quartus2等常用软件工具的使用方法。　　本书内容新颖全面、叙述简明清晰、结构层次分明,利用大量的实例和图表说明问题,使读者易于接受。既可作为高年级本科生和研究生EDA设计方法相关课程的教材，也可以作为工程技术人员的参考资料。 　　　本书附光盘一张，包含了书中所有设计实例的源程序和设计工程，可做二次开发。

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