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第一章 系统总论1

1.1　微处理器1

目录1

1.2　协处理器3

1.3　中断控制器3

1.4　时钟发生器3

1.5　DMA控制器4

第二章　内部结构5

2.1　总线接口单元6

2.2　代码预取单元6

2.3　指令译码单元6

2.6　页管理单元7

2.4　执行单元7

2.5　段管理单元7

第三章　局部总线接口8

3.1　总线操作10

3.1.1　总线状态11

3.1.2　地址流水线方法15

3.1.3　32位数据总线传输和参数对齐15

3.1.4　读周期18

3.1.5　写周期20

3.1.6　流水地址周期20

3.1.7　中断响应周期23

3.1.9　BS16周期24

3.1.8　停止／停机周期24

3.1.10　16位字节选通和参数对齐25

3.2　总线定时28

3.2.1　读周期定时29

3.2.2　写周期定时30

3.2.3 READY＃信号定时30

3.3　时钟发生器31

3.3.1　82384时钟发生器31

3.3.2　时钟定时32

3.4　中断32

3.4.1　不可屏蔽中断（NMI）33

3.4.2　可屏蔽中断（INTR）33

3.5　总线锁定34

3.4.3　中断等待时间34

3.5.1　锁定周期的建立35

3.5.2　锁定周期定时35

3.5.3　LCCK＃信号保持时间36

3.6 HOLD/HLDA（HOLD确认）36

3.6.1 HOLD/HLDA定时36

3.6.2　HOLD信号延迟37

3.6.3　HOLD状态引脚的情况39

3.7　复位（RESET）39

3.7.1 RESET定时39

3.7.3　80386外部状态41

3.7.2　80386内部状态41

4.1　等待状态和流水操作42

第四章　性能考虑42

第五章　协处理器硬件接口44

5.1　80287数值协处理器接口44

5.1.1　80287的连接44

5.1.2　80287总线周期46

5.1.3　80287时钟输入………………………………………………………………（ 46 ）5.2　80387数值协处理器接口46

5.2.1　80387的连接………………………………………………………………（ 46 ）5.2.2　80387总线周期48

5.2.3　80387时钟输入48

5.4　设计一个可升级的80386系统49

5.4.1　80287/80387的识别49

5.3　与80287/80387连接的局部总线的活动49

5.4.2　80387仿真器52

第六章　存贮器接口53

6.1　存储器速度与性能和价格的关系53

6.2　基本的存贮器接口53

6.2.1　PAL器件53

6.2.2　地址锁存器55

6.2.3　地址译码器……………………………………………………………………（56 ）6.2.4　数据收发器……………………………………………………………………（56 ）6.2.5　总线控制逻辑56

6.2.6　EPROM接口59

6.2.7 SRAM接口62

6.2.8　16位接口64

6.3.2　DRAM存储器的性能65

6.3.1　多体交叉存储器65

6.3　动态RAM（DRAM）接口65

6.3.3　DRAM控制器66

6.3.3.1　3-CLK DRAM控制器66

6.3.3.2　2-CLK DRAM控制器70

6.3.4　DRAM设计变动70

6.3.5　刷新周期73

6.3.5.1　分布刷新74

6.3.5.2　突发刷新74

6.3.5.3　DMA刷新74

6.3.6　初始化75

6.3.7　时序关系分析75

第七章　高速缓存／子系统76

7.1　高速缓存／简介77

7.1.1　程序的局部性77

7.1.2　块提取77

7.2　高速缓存／组织78

7.2.1　全相联高速缓存78

7.2.2　直接映象高速缓存79

7.2.3　组相联高速缓存81

7.3　高速缓存更新82

7.3.1　通写系统82

7.3.2　经过缓冲的通写系统82

7.3.4　高速缓存的一致性83

7.3.3　回写系统83

7.4　系统结构和性能84

7.5　通过高速缓存的DMA85

7.6　高速缓存举例86

7.6.1　示例的设计86

7.6.2　示例高速缓存的组织86

7.6.3　示例高速缓存的实现89

第八章　I/O接口………………………………………………………………………（90 ）8.1 I/O映象和存储器映象90

8.2　8位、16位和32位I/O接口90

8.2.1　地址译码90

8.2.5　线性片选91

8.2.4　32位I/O91

8.2.3 16位I/O91

8.2.2　8位I/O91

8.3　基本I/O接口93

8.3.1　地址锁存器94

8.3.2　地址译码器94

8.3.3　数据收发器95

8.3.4 总线控制逻辑95

8.4　I/O操作的时间分析………………………………………………（ 96 ）8.5　基本I/O举例101

8.5.1　8274串行控制器101

8.5.2 8259A中断控制器102

8.5.2.1 单个中断控制器102

8.5.2.2 级联中断控制器102

8.6 80286兼容的总线周期103

8.5.2.3 处理多于64个中断103

8.6.2 S0＃/S1＃产生器107

8.6.3 等待状态产生器107

8.6.1 A0/A1产生器107

8.6.4 总线控制器和总线仲裁器108

8.6.5 82258 ADMA控制器108

8.6.5.1 82258作为总线主控器109

8.6.5.2 82258作为外部设备110

8.6.6 82586局部网络协处理器110

8.6.6.1 专用CPU……………………………………………………………（112 ）8.6.6.2 无耦合双端口存储器……………………………………………………（112 ）8.6.6.3 耦合双端口存储器113

8.6.6.4 共享总线113

9.2 MULTIBUS？Ⅰ接口例子114

第九章 MULTIBUS？Ⅰ和0336114

9.1 MULTIBUS？Ⅰ（IEEE 796）114

9.2.1　地址锁存和数据传送116

9.2.2　地址译码117

9.2.3　等待状态产生器117

9.2.4　总线控制器和总线仲裁器119

9.3 MULTIBUS Ⅰ接口的时序分析119

9.4 82289总线仲裁器119

9.4.1 优先级判决办法122

9.4.2 82289操作模式124

9.5.1 MULTIBUS？Ⅰ的中断响应125

9.4.3 MULTIBUS？Ⅰ锁定周期125

9.5 MULTIBUS？Ⅰ的其它设计考虑125

9.5.2 MULTIBUS？Ⅰ字节传送时的字节交换127

9.5.3 MULTIBUS？Ⅰ访问的总线超时功能127

9.5.4 MULTIBUS？Ⅰ掉电处理127

9.6 iLBXTM总线扩充129

9.7 MULTIBUS？Ⅰ的双端口RAM130

9.7.1 避免双端口RAM的死锁130

第十章 MULTIBUS？Ⅰ和80386131

10.1 MULTIBUS？Ⅱ标准131

10.2 并行系统总线（iPSB）131

10.2.1 iPSB接口133

10.2.1.1 BAC信号134

10.2.1.2 MIC信号135

10.3 局部总线扩充（iLBXTMⅡ）135

10.4 串行系统总线（iSSB）136

第十一章 物理设计和查错137

11.1 电源和地的要求137

11.1.1 电源和接地极板137

11.1.2 去耦电容138

11.2 高频设计考虑139

11.2.1 线路终端139

11.2.2 干扰140

11.2.3 锁定141

11.4 热特性142

11.3 时钟分布和终端142

11.5 查错考虑144

11.5.1 硬件查错特点144

11.5.2 总线接口145

11.5.3 最简单的诊断程序145

11.5.4 步进式地建立和查错一个系统146

11.5.5 其它简单的诊断软件148

11.5.6 查错线索149

第十二章 测试能力151

12.1 内部测试………………………………………………………………（ 151 ）12.1.1 自动的自测式…………………………………………………………（151 ）12.1.2 转换旁视缓冲器测试152

PAL-1功能154

12.2 板线测试154

附录A 局部总线控制PAL描述154

PAL-2功能155

PAL方程155

附录B 80387仿真器PAL描述173

附录C DRAM PAL描述174

DRAM状态PAL174

DRAM控制PAL190

刷新间隔计数器PAL195

刷新地址计数器PAL198

定时器参数200