《表1 多元化分目标：嵌入式可重构信号处理计算机设计技术》

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《嵌入式可重构信号处理计算机设计技术》

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表1为计算机原型系统“中/均值滤波”动态重构的时间，中/均值滤波算法的位流大小为100.8 KB，分别测试了无缓冲、BRAM缓冲和DDR3缓冲时的动态重构时间，虽然BRAM缓冲能获得较高的配置带宽，但是FPGA芯片内部BRAM容量有限，能够容纳的配置位流规模较小，在嵌入式信号处理系统的设计中实用性有限。DDR3的存储容量较大，实用性更强，更加符合嵌入式环境的应用需求。一般地，以Xilinx公司的Kintex-7系列FPGA为例，FPGA位流总大小为10 MB，动态重构功能单元的位流按1 MB估算（实际应用中动态重构功能单元的位流远小于该数值），使用DDR3缓冲方式，动态重构时间约8ms，远小于一般的图像信号一帧处理时间33ms，均能满足嵌入式信号处理系统的实时性要求。如果能够采用流水技术，将重构时间隐藏到处理流程中，可以更好提高嵌入式信号处理系统的实时性。