《表4 数字滤波器系数：合并单元插值滤波算法研究》

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《合并单元插值滤波算法研究》

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规范中要求合并单元在不级联情况下，输出延时应不大于1ms[18]，考虑到采样率、滤波效果、模拟滤波延时及数据处理开销，数字滤波的阶数在3～8次较为适宜。为了达到最佳的滤波效果，本文采用窗函数法设计采样频率为16kHz（基波50Hz）的8阶数字滤波器（延时为250μs），数字滤波器系数见表4。