《表1 PLL数字电路参数设计》
在Quartus中设置IP核参数(鉴相器、数控振荡器)和环路滤波器的Verilog HDL设计参数,PLL数字电路参数设计如表1示。
图表编号 | XD0028774000 严禁用于非法目的 |
---|---|
绘制时间 | 2019.04.15 |
作者 | 余成波、张林、龙曦 |
绘制单位 | 重庆理工大学输变电技术研究所、重庆理工大学输变电技术研究所、重庆理工大学输变电技术研究所 |
更多格式 | 高清、无水印(增值服务) |
在Quartus中设置IP核参数(鉴相器、数控振荡器)和环路滤波器的Verilog HDL设计参数,PLL数字电路参数设计如表1示。
图表编号 | XD0028774000 严禁用于非法目的 |
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绘制时间 | 2019.04.15 |
作者 | 余成波、张林、龙曦 |
绘制单位 | 重庆理工大学输变电技术研究所、重庆理工大学输变电技术研究所、重庆理工大学输变电技术研究所 |
更多格式 | 高清、无水印(增值服务) |