《表1 PLL数字电路参数设计》

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《基于FPGA数字PLL谐振频率的跟踪研究》


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在Quartus中设置IP核参数(鉴相器、数控振荡器)和环路滤波器的Verilog HDL设计参数,PLL数字电路参数设计如表1示。