《表4 CPU-FPGA平台实时性能》
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《基于CPU-FPGA异构平台的虚拟同步并网逆变器实时仿真算法设计》
本平台仿真中CPU控制部分和FPGA电路部分仿真步长分别为100μs和1μs,FPGA编译时钟频率为120 MHz。FPGA上EMTP算法流程中,只有所有环节用时之和不超过仿真步长才能满足实时性要求,表4为平台实时性能的具体表现。
图表编号 | XD00149483300 严禁用于非法目的 |
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绘制时间 | 2020.07.16 |
作者 | 吴盼、汪可友、徐晋、李国杰 |
绘制单位 | 电力传输与功率变换控制教育部重点实验室(上海交通大学)、电力传输与功率变换控制教育部重点实验室(上海交通大学)、电力传输与功率变换控制教育部重点实验室(上海交通大学)、电力传输与功率变换控制教育部重点实验室(上海交通大学) |
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