《表4 CPU-FPGA平台实时性能》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《基于CPU-FPGA异构平台的虚拟同步并网逆变器实时仿真算法设计》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

本平台仿真中CPU控制部分和FPGA电路部分仿真步长分别为100μs和1μs，FPGA编译时钟频率为120 MHz。FPGA上EMTP算法流程中，只有所有环节用时之和不超过仿真步长才能满足实时性要求，表4为平台实时性能的具体表现。