《表2 硅基毫米波功率放大器性能汇总》

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《硅基毫米波雷达芯片研究现状与发展》

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在功率放大器的带宽方面，基于片上变压器的高阶匹配网络逐渐被认为是一种非常有效的带宽扩展方法。宽带方面的具体内容在此文下一节进行介绍。先进的硅基工艺电源电压和晶体管的击穿电压较低，例如，65 nm的CMOS工艺电源电压为1 V，这限制了传统功率放大器电路的饱和输出功率，一般小于16 dBm。有两种主要的技术可提高输出功率。其一是堆叠型功率放大器（Stack PA）[–]4951。在堆叠型功率放大器中，将多个晶体管堆叠在一起，堆叠管栅端对于毫米波信号来说悬空，电源电压由多个晶体管均匀承担，因而可将电源电压提高，增大输出功率。堆叠型功率放大器更适合SOI工艺[49，50]，CMOS工艺中，一方面无法减小堆叠管源端相对于衬底的电压，另一方面源端的对地寄生电容要在堆叠通路上引起电流相位改变，降低效率。文献[50]中的堆叠型功率放大器采用45 nm的SOI CMOS工艺，峰值效率为34%，饱和输出功率为18.6 dBm。在文献[51]中采用65 nm CMOS工艺尝试了堆叠型功率放大器，输出功率有所提高，但不如SOI工艺明显，其在堆叠模式下的饱和输出功率为17.6 d Bm，峰值效率为20.4%。第2种技术是功率合成[52–57]。在每个子功率放大器输出功率有限的情况下，采用多路进行功率合成，理论上两路可提高输出功率3 d B，四路可提高6 dB。但功率合成网络会引入额外的插入损耗，文献中报道的值一般约1 dB。功率合成网络即可以采用变压器、也可采用传输线。变压器型的功率合成网络更紧凑，可将子功率放大器的匹配网络、阻抗变换等融合在一起，提高整体性能。基于变压器的功率合成型功率放大器是前几年的研究热点[52–55]。在文献[55]中，采用40 nm的CMOS工艺设计一个基于变压器的四路功率合成型功率放大器，饱和输出功率20.9 dBm，峰值效率22.3%，输出功率合成网络的损耗小于1 dB，这代表了硅基片上变压器多路功率合成网络插入损耗的最优值。但变压器功率合成芯片布局复杂，子功率放大器的输出晶体管到变压器端口的走线需要对称，这限制了变压器功率合成的规模，文献中一般局限于四路功率合成[52，55]。而传输线的功率合成网络可以走成二叉树的对称结构，对于8路以上的功率合成网络，传输线几乎是唯一的选择[56–58]。文献[56]中的功率合成型放大器具备16个子功率放大器，采用零度传输线合成，工作在42 GHz，饱和输出功率和峰值效率分别为28.4 dBm和10%。效率方面，毫米波雷达的功率放大器可采用多模式[51，53，59]，当目标距离较近时，切换为低输出功率模式已降低功耗。值得注意的是，模式切换与Doherty等增强回退效率的技术有所不同，模式切换对切换速度没有要求，因此较容易实现。模式切换可通过改变偏置电压[53]、关断部分子功率放大器[59]来实现。文献[51]创新地通过在堆叠型功率放大器和Cascode功率放大器之间切换来实现了模式的配置。合成性功率放大器结构如图8所示。功率放大器的性能对比如表2所示。