《表4 OUTPUT BUF输出信号延迟仿真结果》

《表4 OUTPUT BUF输出信号延迟仿真结果》   提示:宽带有限、当前游客访问压缩模式
本系列图表出处文件名:随高清版一同展现
《应用于抗辐照FPGA的多标准I/O电路设计》


  1. 获取 高清版本忘记账户?点击这里登录
  1. 下载图表忘记账户?点击这里登录

对OUTPUT BUF的输出信号延迟时间tPY进行仿真。仿真条件为:VCCA=1.2 V、T=125℃、VCCI拉低5%左右。仿真结果如表4所示。