《表4 OUTPUT BUF输出信号延迟仿真结果》

提取 ⇩
《表4 OUTPUT BUF输出信号延迟仿真结果》
《应用于抗辐照FPGA的多标准I/O电路设计》

对OUTPUT BUF的输出信号延迟时间tPY进行仿真。仿真条件为:VCCA=1.2 V、T=125℃、VCCI拉低5%左右。仿真结果如表4所示。

  1. 保存图表

查看“表4 OUTPUT BUF输出信号延迟仿真结果”的人还看了

表1 状态转换表:基于CMOS电路的序列信号检测器的设计
表1 状态转换表:基于CMOS电路的序列信号检测器的设计
基于CMOS电路的序列信号检测器的设计
表1 铁路通信设备雷电防护试验采用标准
表1 铁路通信设备雷电防护试验采用标准
铁路通信设备雷电防护试验方法比选
表1 滤波器电路参数:基于FPGA的电力设备故障信号采集与处理系统设计
表1 滤波器电路参数:基于FPGA的电力设备故障信号采集与处理系统设计
基于FPGA的电力设备故障信号采集与处理系统设计
表1 UO-Cf关系:基于CMUT的超声波信号检测及放大电路设计
表1 UO-Cf关系:基于CMUT的超声波信号检测及放大电路设计
基于CMUT的超声波信号检测及放大电路设计
表1 相移测试数据:基于FPGA的移相正弦信号发生器的设计
表1 相移测试数据:基于FPGA的移相正弦信号发生器的设计
基于FPGA的移相正弦信号发生器的设计
表2 频率和音调对应表:基于FPGA的数字电路“口袋实验室”设计
表2 频率和音调对应表:基于FPGA的数字电路“口袋实验室”设计
基于FPGA的数字电路“口袋实验室”设计