《表5 弱上拉/下拉电阻仿真结果》
弱上拉/下拉电路在芯片内部上电过程中为输出端口提供一个可知的电平,其电路结构如图9所示。上拉管为PMOS管,若上拉PAD电压,则PMOS管栅极为低电平,PAD接到电源电压上。下拉管为NMOS管,若下拉PAD电压,则NMOS管栅极为高电平,PAD接到地上。在温度T=25℃、工艺TT、VCCA=1.2 V的仿真条件下,上拉/下拉电阻仿真结果如表5所示,该仿真阻值满足设计要求。
图表编号 | XD00100643800 严禁用于非法目的 |
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绘制时间 | 2019.10.20 |
作者 | 王雪萍、曹靓 |
绘制单位 | 中科芯集成电路有限公司、中科芯集成电路有限公司 |
更多格式 | 高清、无水印(增值服务) |