《表1：HEVC熵编码硬件设计与残差编码吞吐率优化》

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《HEVC熵编码硬件设计与残差编码吞吐率优化》

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本文硬件架构设计将残差系数编码模块分成两部分：一是系数块的控制、预处理模块（Coeff＿N×N）；二是CG内部的编码模块（Coeff＿4×4）。Coeff＿N×N模块负责各个CG之间的控制，主要包括残差取值、CG块扫描、CG块内编码三个部分。为了加快速度减少等待时间的损耗，对每一个CG的编码3环节采取三级流水线的方式[4]：取值、扫描、编码。