《表1：浅析基于verilog的加法器设计》

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《浅析基于verilog的加法器设计》

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从上表可以看出，在四个时钟周期中，电路完成了第一组32位数的加法运算。同时还分别完成了第二、第三、第四组数的前三、前二、前一步的运算。所以，尽管一组32位数据需要4个时钟周期才能算完，但由于电路运行的并行性，实际最终平均一个时钟周期就能输出一组运算结果。这样，不但没有拖慢系统运行的主频，还提高了加法运算的速度。流水线电路设计的核心在于每级电路运算结果的缓存，这个设计如果不正确，将无法得到正确的结果。分析如下：a.输入数据:因为多个周期才能完成一次运算。因此如果在运算完成前输入数据就变化的话，将得不到正确的运算结果；b.前一级流水线的运算结果，分两种情况：如果在下一级流水线中马上就用的，如进位信息，就不用缓存。如果在下一级流水线中不用，到最后才用或输出的值，则在运算结果出来之后的每一级流水线中都需要缓存。因此，每一级流水线中应完成如下数据缓冲任务：a.后级流水线需要用到的输入数据；b.前级流水线的运算结果。以四级流水线深度的32位加法器为例，其每级需缓存数据的定义如以下代码所示：