《表4 脉冲神经网络硬件资源消耗》
本文在6片通过HSTC高速接口相连的Altera Stratix III EP3SL340芯片上采用Verilog HDL硬件语言设计,并实现了兴奋型神经元数目为49的脉冲神经网络模型。LIF神经元模型计算模块、三脉冲对STDP模块和整个模型硬件资源消耗如表4所示。片上硬件资源主要由组合逻辑资源组成,三脉冲对STDP模块由于使用了特定的移位乘法模块,因此片上DSP嵌入式乘法器模块占用资源为0。LIF神经元模型的硬件实现消耗的资源较少,由于突触电流的计算包含突触电导变量与膜电位变量间的乘法,不能够通过逻辑移位操作和加法运算简单代替,因此每个神经元模型中需要用到4个DSP嵌入式乘法器模块。
图表编号 | XD00150021600 严禁用于非法目的 |
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绘制时间 | 2020.04.01 |
作者 | 匡载波、王江 |
绘制单位 | 天津大学电气自动化与信息工程学院、天津大学电气自动化与信息工程学院 |
更多格式 | 高清、无水印(增值服务) |